基于FPGA 的偽隨機(jī)序列的生成方法及應(yīng)用

圖中所示結(jié)構(gòu)包括兩個(gè)時(shí)鐘，兩個(gè)相同的線性反饋移位寄存器，N 進(jìn)制計(jì)數(shù)器，以及N 路偽隨機(jī)序列的存取單元。兩個(gè)時(shí)鐘有特殊的關(guān)系，即時(shí)鐘1 是時(shí)鐘2 的N 分頻。N 進(jìn) 制計(jì)數(shù)器的輸出作為N 路偽隨機(jī)序列存取單元的存儲(chǔ)地址。存取單元及地址譯碼器可視為 一個(gè)整體，在實(shí)現(xiàn)時(shí)使用深度為N，寬度為1bit 的雙端口RAM 代替（一個(gè)端口存數(shù)據(jù)， 另一個(gè)端口取數(shù)據(jù)）。此外，圖中的“＋”表示模二和。結(jié)構(gòu)中的N 值，為本原抽樣數(shù)， 即使用N 對(duì)M 序列抽樣后，可得到另一同周期的M 序列。

上述結(jié)構(gòu)產(chǎn)生多路Gold 序列的原理如下：

⑤ 將這 N 個(gè)不同相位的M2 序列與M1 序列模二和，生成N 個(gè)不同的Gold 序列。 該方法需要選定兩個(gè)可構(gòu)成Gold 序列的理想M 序列對(duì)，之后將能夠從一個(gè)M 序列抽 樣出另一M 序列的本原抽樣數(shù)N 預(yù)先計(jì)算出來(lái)。由于是預(yù)先計(jì)算，不需在硬件內(nèi)實(shí)現(xiàn)， 不占用硬件資源。因此該方法占用的資源較少，同時(shí)結(jié)構(gòu)化的設(shè)計(jì)也適合于用硬件描述語(yǔ) 言進(jìn)行設(shè)計(jì)。

5 實(shí)驗(yàn)及結(jié)果分析

為驗(yàn)證上述偽隨機(jī)序列生成方法的可行性，在FPGA 內(nèi)對(duì)上述結(jié)構(gòu)進(jìn)行了硬件設(shè)計(jì)， 并搭建了基于SPGD 控制算法的自適應(yīng)光學(xué)系統(tǒng)平臺(tái)。自適應(yīng)光學(xué)系統(tǒng)實(shí)驗(yàn)平臺(tái)的結(jié)構(gòu)如 下圖3 所示，主要由激光器和擴(kuò)束系統(tǒng)、傾斜鏡TM、變形鏡DM、CCD 相機(jī)、基于FPGA 的SPGD 算法控制處理器、數(shù)字到模擬轉(zhuǎn)換器DAC 和高壓放大器HVA 等組成。光源從激 光器發(fā)出后經(jīng)TM 和DM 反射至CCD 相機(jī)，相機(jī)將圖像數(shù)據(jù)傳輸給FPGA 板進(jìn)行算法迭 代，再輸出電壓至數(shù)模轉(zhuǎn)換，最后經(jīng)高壓放大后控制61 單元的變形鏡DM(驅(qū)動(dòng)器的排布 見圖(3)和傾斜鏡TM，完成閉環(huán)控制。

連 續(xù)抽樣法結(jié)構(gòu)的主要參數(shù)： LFSR1 和LFSR2 對(duì)應(yīng)的本原多項(xiàng)式為：

本原抽樣數(shù)N 為68。該設(shè)計(jì)可產(chǎn)生68路，

周期為1023 的Gold 序列。該參數(shù)設(shè)計(jì)主要以實(shí)驗(yàn)為主，本原多項(xiàng)式1F (x)的選取原則是反饋少，實(shí)現(xiàn)簡(jiǎn)單。本原抽樣數(shù)要比61 稍大，保證能產(chǎn)生足夠多的Gold 序列，如果過大亦會(huì)造成資源的浪費(fèi)。