軟件無(wú)線電設(shè)計(jì)中的FPGA應(yīng)用要點(diǎn)

介紹

軟件無(wú)線電（SDR）是具有可重配置硬件平臺(tái)的無(wú)線設(shè)備，可以跨多種通信標(biāo)準(zhǔn)。因?yàn)榫哂懈偷某杀?、更大的靈活性和更高的性能，軟件無(wú)線電已迅速成為軍事、公共安全和商用無(wú)線領(lǐng)域的事實(shí)標(biāo)準(zhǔn)。SDR成為商用流行的主要原因之一是它能夠?qū)Χ喾N波形進(jìn)行基帶處理和數(shù)字中頻（IF）處理。IF處理將數(shù)字信號(hào)處理的領(lǐng)域從基帶擴(kuò)展到RF。支持基帶和中頻處理的能力增加了系統(tǒng)靈活性，同時(shí)減小了制造成本。

基帶處理

無(wú)線標(biāo)準(zhǔn)不斷地發(fā)展，通過(guò)先進(jìn)的基帶處理技術(shù)如自適應(yīng)調(diào)制編碼、空時(shí)編碼（STC）、波束賦形和多入多出（MIMO）天線技術(shù)，支持更高的數(shù)據(jù)速率?；鶐盘?hào)處理器件需要巨大的處理帶寬，以支持這些技術(shù)中大計(jì)算量的算法。例如，美國(guó)軍事聯(lián)合戰(zhàn)術(shù)無(wú)線系統(tǒng)（JTRS）定義了軍事無(wú)線中20多種

不同的無(wú)線波形。一些更復(fù)雜的波形所需的計(jì)算能力在標(biāo)準(zhǔn)處理器上是每秒數(shù)百萬(wàn)條指令（MIPS），如果在FPGA上實(shí)現(xiàn)則是數(shù)千個(gè)邏輯單元。

協(xié)處理器特性

SDR基帶處理通常需要處理器和FPGA。在這類應(yīng)用中，處理器處理系統(tǒng)控制和配置功能，而FPGA實(shí)現(xiàn)大計(jì)算量的信號(hào)處理數(shù)據(jù)通道和控制，讓系統(tǒng)延遲最小。當(dāng)需要從一種標(biāo)準(zhǔn)切換至另一種標(biāo)準(zhǔn)時(shí)，處理器能夠動(dòng)態(tài)地在軟件的主要部分間切換，而FPGA能夠根據(jù)需要完全重新配置，實(shí)現(xiàn)特定標(biāo)準(zhǔn)的數(shù)據(jù)通道。

FPGA可以作為協(xié)處理器同DSP和通用處理器相連，這樣具有更高的系統(tǒng)性能和更低的系統(tǒng)成本。自由地選擇在哪實(shí)現(xiàn)基帶處理算法為實(shí)現(xiàn)SDR算法提供了另一種方式的靈活性。

基帶部件也需要足夠靈活讓所需的SDR功能支持在同一種標(biāo)準(zhǔn)增強(qiáng)版本之間的移植，并能夠支持完全不同的標(biāo)準(zhǔn)?？删幊踢壿嫿Y(jié)合軟核處理器和IP，具有了提供在現(xiàn)場(chǎng)遠(yuǎn)程升級(jí)的能力。圖1是一個(gè)框圖，其中FPGA能夠通過(guò)IP功能如Turbo編碼器、Reed-Solomon編碼器、符號(hào)交織器、符號(hào)映射器和IFFT，很容易地重配置支持WCDMA/HSPDA或802.16a標(biāo)準(zhǔn)的基帶發(fā)送功能。

數(shù)字IF處理

數(shù)字頻率變化具有比傳統(tǒng)模擬無(wú)線處理方式更高的性能。FPGA提供了一種高度靈活和集成的平臺(tái)，在這之上以合理的功率實(shí)現(xiàn)大計(jì)算量的數(shù)字IF功能，這在便攜系統(tǒng)中是一個(gè)關(guān)鍵的因素。能夠在FPGA上實(shí)現(xiàn)的IF功能包括數(shù)字上變頻器（DUC）和下變頻器（DDC），以及數(shù)字預(yù)畸變（DPD）和波峰系數(shù)削減（CFR），幫助降低功放的成本和功率（見(jiàn)圖2）注釋：DUC:數(shù)字上變頻器；CFR:波峰系數(shù)削減；DPD:數(shù)字預(yù)畸變；DDC:數(shù)字下變頻器；PA:功放；LNA:低噪放。

數(shù)字上變頻器

數(shù)字格式（在基帶處理單元和上變頻器之間一般需要）可以順利地加到上變頻器的前端。這項(xiàng)技術(shù)為上變頻器提供了全定制的前端，容許信道化的高帶寬輸入數(shù)據(jù)。定制邏輯或軟核嵌入式處理器可用來(lái)控制上變頻器和FPGA中實(shí)現(xiàn)的基帶處理單元之間的接口。在數(shù)字上變頻中，輸入數(shù)據(jù)在用可調(diào)的載波頻率進(jìn)行正交調(diào)制之前經(jīng)過(guò)基帶濾波和插值。為了實(shí)現(xiàn)插值基帶有限沖激響應(yīng)（FIR）濾波器，必須在速度面積之間進(jìn)行權(quán)衡為特定的標(biāo)準(zhǔn)獲得優(yōu)化的固定或自適應(yīng)架構(gòu)。數(shù)控振蕩器核也能夠產(chǎn)生多種架構(gòu)，它們具有超過(guò)115db無(wú)寄生動(dòng)態(tài)范圍和非常高的性能。根據(jù)支持的頻率分配數(shù)量，在FPGA中可以很容易地例化多個(gè)上變頻器。

波峰系數(shù)削減

3G基于CDMA的系統(tǒng)和多載波系統(tǒng)如正交頻分復(fù)用（OFDM）的信號(hào)具有很高的峰平比（波峰系數(shù)）。這樣的信號(hào)會(huì)極大地降低基站中功放的效率。對(duì)多波形標(biāo)準(zhǔn)，在FPGA中實(shí)現(xiàn)的波峰系數(shù)削減技術(shù)是一種降低功放成本和復(fù)雜度的合算的方式。

數(shù)字預(yù)畸變

高速移動(dòng)數(shù)據(jù)傳輸采用非恒包絡(luò)調(diào)制技術(shù)如QPSK和正交幅度調(diào)制（QAM）。這對(duì)PA的線性度有嚴(yán)格的要求。DPD線性化技術(shù)，包括查找表和多項(xiàng)式方式都可以有效地在包含DSP塊的FPGA中實(shí)現(xiàn)。這些DSP塊中的乘法器可以在很高的時(shí)鐘速率下運(yùn)行，可以有效地分時(shí)實(shí)現(xiàn)復(fù)數(shù)乘法。當(dāng)SDR基站中使用FPGA時(shí)，F(xiàn)PGA可以為特定的標(biāo)準(zhǔn)重配置來(lái)實(shí)現(xiàn)合適的DPD算法，有效地線性化PA。數(shù)字下變頻器

在接收器側(cè)，數(shù)字IF技術(shù)可以對(duì)IF信號(hào)進(jìn)行采樣，在數(shù)字域執(zhí)行信道化和采樣率轉(zhuǎn)換。使用降采樣技術(shù)，高頻IF信號(hào)（同時(shí)100MHz以上）可以被量化。因?yàn)椴煌臉?biāo)準(zhǔn)有不同的碼片/比特速率，對(duì)SDR應(yīng)用需要非整數(shù)采樣率，把采樣數(shù)轉(zhuǎn)換為任何標(biāo)準(zhǔn)基本碼片/比特速率的整數(shù)倍。

結(jié)論

FPGA提供了通用的計(jì)算結(jié)構(gòu)，非常適合于軟件無(wú)線電中基帶和IF數(shù)字處理的需要。另外，F(xiàn)PGA作為通用處理器或DSP軟件處理的硬件協(xié)處理器，能夠增強(qiáng)功能，改善吞吐量，減小系統(tǒng)成本和降低系統(tǒng)功率。