基于DDS技術(shù)三相功率可控PWM信號(hào)的FPGA實(shí)現(xiàn)

摘要：本文利用FPGA和DDS技術(shù)實(shí)現(xiàn)了高精度、高分辨率的三相PWM脈沖信號(hào)，并通過(guò)AGC程控放大技術(shù)實(shí)現(xiàn)對(duì)PWM信號(hào)的功率可控。本設(shè)計(jì)具有控制靈活，輸出頻率穩(wěn)定和范圍寬等優(yōu)點(diǎn)，具有廣闊的應(yīng)用價(jià)值。
關(guān)鍵詞：現(xiàn)場(chǎng)可編程門(mén)陣列；直接數(shù)字頻率合成；功率放大可控；脈寬調(diào)制

0 引言
脈寬調(diào)制技術(shù)(PWM)目前廣泛應(yīng)用在電力、電子、微型計(jì)算機(jī)、自動(dòng)控制等多個(gè)學(xué)科領(lǐng)域。本設(shè)計(jì)采用基于FPGA的直接數(shù)字頻率合成(DDS)技術(shù)，通過(guò)D／A轉(zhuǎn)換進(jìn)行程控放大，實(shí)現(xiàn)了三相功率可控的PWM信號(hào)。

1 系統(tǒng)的設(shè)計(jì)原理和實(shí)現(xiàn)過(guò)程
1．1 DDS的設(shè)計(jì)原理
直接數(shù)字頻率合成器(DDS)的組成見(jiàn)圖1。fc為時(shí)鐘頻率，K為頻率控制字，N為相位累加器的字長(zhǎng)，W波形存儲(chǔ)器地址線(xiàn)位數(shù)，L為ROM數(shù)據(jù)線(xiàn)寬度(一般也為D／A轉(zhuǎn)換器的位數(shù))，fo為輸出頻率。相位累加器按照時(shí)鐘脈fc的時(shí)序，對(duì)輸入頻率控制字K進(jìn)行累加，相位累加器的輸出作為波形存儲(chǔ)器的地址輸入。相位累加器的輸出對(duì)應(yīng)于該時(shí)刻合成周期信號(hào)的相位，由于N位累加產(chǎn)生溢出，因而相位是周期性的，在0～2π范圍內(nèi)變化。2π／2N rad是最小的相位增量，完成一整周的正弦波輸出需要經(jīng)過(guò)2π／(K×2π／2N rad)個(gè)系統(tǒng)時(shí)鐘周期。因此，可以得到輸出波形的頻率fo為：

而DDS的最小頻率分辨率(即最低的合成頻率)為

最高的基波合成頻率受奈奎斯持抽樣定理的限制(至少每周兩次抽樣才能重構(gòu)波形)。

由此可以看出，DDS具有高頻率分辨率的特點(diǎn)。在fc固定時(shí)，取決于相位累加器的位數(shù)N，只要N足夠大，理論上就可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的。DDS中相位改變是線(xiàn)性過(guò)程，其相位誤差主要依賴(lài)于時(shí)鐘的相位特性，相位誤差小，形成的信號(hào)具有良好的頻譜特性。
1．2 用FPGA和DDS技術(shù)產(chǎn)生三相PWM的原理
本設(shè)計(jì)需要設(shè)計(jì)能夠輸出三相的PWM信號(hào)。根據(jù)DDS的原理，相位累加器的輸出對(duì)應(yīng)于該時(shí)刻合成周期信號(hào)的相位，并且相位具有周期性，在0～2π范圍內(nèi)變化。因此設(shè)置相位累加器的初始值，就可以使產(chǎn)生的信號(hào)具有不同的初相位。