基于POWER PC+FPGA架構(gòu)的飛行試驗(yàn)振動(dòng)數(shù)據(jù)實(shí)時(shí)分析
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軟件采用模塊化設(shè)計(jì)的思想，以功能來劃分各個(gè)不同的子模塊，主要子模塊完成的功能及實(shí)現(xiàn)方法描述如下：
2．2．1 實(shí)時(shí)網(wǎng)絡(luò)數(shù)據(jù)傳輸模塊設(shè)計(jì)
實(shí)時(shí)網(wǎng)絡(luò)數(shù)據(jù)傳輸模塊運(yùn)用于機(jī)載高采樣實(shí)時(shí)處理單元中，完成基于實(shí)時(shí)系統(tǒng)的網(wǎng)絡(luò)數(shù)據(jù)接收及發(fā)送工作。
實(shí)時(shí)網(wǎng)絡(luò)數(shù)據(jù)傳輸模塊程序算法及邏輯流程圖如圖4所示。
2．2．2 振動(dòng)數(shù)據(jù)網(wǎng)絡(luò)數(shù)據(jù)流解包打包模塊設(shè)計(jì)
該模塊運(yùn)用于機(jī)載高采樣實(shí)時(shí)處理單元中，依據(jù)任務(wù)需求，本系統(tǒng)可同時(shí)完成12個(gè)動(dòng)態(tài)通道的振動(dòng)數(shù)據(jù)接收和解包，同時(shí)兼顧將分析處理結(jié)果按輸入的數(shù)據(jù)格式輸出。
振動(dòng)數(shù)據(jù)流解包打包模塊算法及流程圖如圖5所示。本文引用地址：http://butianyuan.cn/article/191225.htm
2．2．3 實(shí)時(shí)振動(dòng)分析處理模塊設(shè)計(jì)
由板載的FPGA邏輯門陣列完成基于硬件級(jí)的數(shù)據(jù)分析處理工作：數(shù)據(jù)工程量轉(zhuǎn)換、可任意選擇不小于12通道，由板載FPGA完成自定義頻率分辨率實(shí)時(shí)振動(dòng)頻譜分析；由板載PFGA完成自定義多個(gè)關(guān)鍵單頻點(diǎn)、頻域帶通范圍振動(dòng)能量及時(shí)域統(tǒng)計(jì)量分析。
實(shí)時(shí)振動(dòng)分析處理模塊流程及算法如圖6所示。
時(shí)域參數(shù)分析處理算法實(shí)現(xiàn)：提取原始振動(dòng)信號(hào)的有效值、峰值、峭度、峰值指標(biāo)、裕度指標(biāo)和脈沖指標(biāo)等，最能反映飛機(jī)飛行振動(dòng)狀態(tài)的時(shí)域指標(biāo)。
2．2．4 實(shí)時(shí)數(shù)據(jù)存儲(chǔ)模塊設(shè)計(jì)
實(shí)時(shí)數(shù)據(jù)存儲(chǔ)模塊運(yùn)用于機(jī)載高采樣實(shí)時(shí)處理單元中，用于存儲(chǔ)在測(cè)試過程中記錄的振動(dòng)數(shù)據(jù)，根據(jù)測(cè)試需求用于存儲(chǔ)數(shù)據(jù)的空間不小于4 GB。
實(shí)時(shí)數(shù)據(jù)存儲(chǔ)模塊算法及流程圖如圖7所示。
2．2．5 配置及數(shù)據(jù)導(dǎo)出模塊設(shè)計(jì)
通過網(wǎng)絡(luò)接口，配置及數(shù)據(jù)導(dǎo)出模塊完成對(duì)機(jī)載高采樣實(shí)時(shí)處理單元的系統(tǒng)設(shè)置工作：選擇遙測(cè)分析的通道、設(shè)定頻帶范圍、譜線精度、時(shí)域統(tǒng)計(jì)參數(shù)配置以及系統(tǒng)設(shè)置的各項(xiàng)配置參數(shù)；選擇需要導(dǎo)出的數(shù)據(jù)文件，完成數(shù)據(jù)導(dǎo)出工作。
配置及數(shù)據(jù)導(dǎo)出模塊算法及流程圖如圖8所示。
評(píng)論