基于FPGA的高速數(shù)據(jù)處理系統(tǒng)設(shè)計(jì)

擾動(dòng)識(shí)別部分由于采用的是平方后積分并與閾值比較的模式，屬于順序計(jì)算，耗時(shí)不多，數(shù)據(jù)處理耗時(shí)的主要部分是擾動(dòng)定位計(jì)算。擾動(dòng)定位計(jì)算采用的是相關(guān)計(jì)算，其所消耗的時(shí)間在計(jì)算速度固定時(shí)，由數(shù)據(jù)長(zhǎng)度L和相關(guān)長(zhǎng)度(移位次數(shù))n決定。進(jìn)行一次相關(guān)計(jì)算的計(jì)算量為L(zhǎng)n次乘法和(L-1)n次加法。
在FPGA數(shù)據(jù)處理方面，當(dāng)資源成本為主要制約時(shí)，根據(jù)速度要求，采用串行結(jié)構(gòu)實(shí)現(xiàn)或DA結(jié)構(gòu)實(shí)現(xiàn)；當(dāng)速度成為主要制約時(shí)，則根據(jù)資源成本因素，采用并行結(jié)構(gòu)實(shí)現(xiàn)或DA結(jié)構(gòu)實(shí)現(xiàn)。而DA結(jié)構(gòu)主要是通過對(duì)資源合理的利用來減小資源的空閑時(shí)間，從而提高系統(tǒng)的速度。但是對(duì)于本系統(tǒng)，在計(jì)算過程中各資源幾乎是在全速運(yùn)行，DA結(jié)構(gòu)并不能提高系統(tǒng)的速度，所以需通過并行結(jié)構(gòu)(圖4)來提高系統(tǒng)運(yùn)行速度。通過圖4可以看出，如果采用串行結(jié)構(gòu)，整個(gè)相關(guān)計(jì)算由1個(gè)XtremeDSP Slice(或者1個(gè)單核處理器)完成，每完成一次互相關(guān)運(yùn)算，整個(gè)數(shù)據(jù)段移位一次，共移位n次。因此為了及時(shí)處理采集到的數(shù)據(jù)，串行結(jié)構(gòu)的計(jì)算速度至少是采集速度的n倍(根據(jù)傳感長(zhǎng)度不同，n最大可達(dá)2 500)。而AD7356最高采樣速率可以達(dá)到5 M／s，因此計(jì)算速度過快，單個(gè)XtremeDSP Slice不可能完成。而如果采用s個(gè)XtremeDSP Slice并行結(jié)構(gòu)，則一次互相關(guān)計(jì)算相當(dāng)于串行結(jié)構(gòu)時(shí)的s次互相關(guān)計(jì)算，而本來需要移位n次完成的計(jì)算，現(xiàn)在只需要m(圖4中變量m=n／s)次移位，每次移位s，即可完成。因此，每個(gè)XtremeDSP Slice的計(jì)算速度為采集速度的m倍，可以有效減少對(duì)計(jì)算速度的要求。