DSP和CPLD的空間瞬態(tài)光輻射信號(hào)實(shí)時(shí)探測(cè)研究

高通濾波器在技術(shù)實(shí)現(xiàn)上可以采用數(shù)字電路，也可以采用模擬電路。為簡(jiǎn)化電路、減輕后續(xù)處理電路壓力，本文采用電容、電阻等構(gòu)建一個(gè)模擬高通濾波器進(jìn)行背景扣除。

濾波器的傳遞函數(shù)為：

ｈ（ｓ）＝r/[(1/sc)+r]＝src/(1+src)

選擇適當(dāng)電阻、電容值即可實(shí)現(xiàn)對(duì)目標(biāo)信號(hào)的背景扣除。

２．３ 動(dòng)態(tài)范圍壓縮

空間瞬態(tài)光輻射信號(hào)的動(dòng)態(tài)范圍太大，如果直接對(duì)其進(jìn)行ａ／ｄ轉(zhuǎn)換，則ａ／ｄ的量化分辨率至少要１５ｂｉｔ，并且因ｂｉｔ數(shù)多而增加后級(jí)數(shù)字信號(hào)處理的數(shù)據(jù)量、降低系統(tǒng)的實(shí)時(shí)性。因此采用對(duì)數(shù)放大器對(duì)信號(hào)的動(dòng)態(tài)范圍進(jìn)行對(duì)數(shù)壓縮。采用１２ｂｉｔ的ａ／ｄ轉(zhuǎn)換器即可滿足要求，且減少了處理的數(shù)據(jù)量，提高了系統(tǒng)實(shí)時(shí)性。本文采用美國(guó)ｔｉ公司的ｔｌ４４１ｍ對(duì)數(shù)放大器。它是由四級(jí)３０ｄｂ對(duì)數(shù)放大器級(jí)聯(lián)成的單片高性能對(duì)數(shù)放大器芯片，可以得到１２０ｄｂ的輸入電壓動(dòng)態(tài)范圍。

３ ａ／ｄ變速率采樣模塊

３．１ 閾值觸發(fā)

經(jīng)前級(jí)預(yù)處理后，目標(biāo)信號(hào)進(jìn)入閾值觸發(fā)電路中的電壓比較器。ｄｓｐ設(shè)置閾值信號(hào)，鎖存后經(jīng)ｄ／ａ轉(zhuǎn)換輸出到電壓比較器，與輸入的目標(biāo)信號(hào)進(jìn)行比較：若目標(biāo)信號(hào)超過閾值信號(hào)，則產(chǎn)生觸發(fā)信號(hào)并驅(qū)動(dòng)時(shí)序控制電路及ａ／ｄ轉(zhuǎn)換電路工作；否則不工作。

３．２ ｃｐｌｄ控制ａ／ｄ變速率采樣

為了進(jìn)一步減少信號(hào)處理的數(shù)據(jù)量，實(shí)現(xiàn)實(shí)時(shí)處理，本文采用了變速率采樣的方法解決線路板面積有限與數(shù)據(jù)處理需要大容量存儲(chǔ)空間的矛盾。

由空間瞬態(tài)光輻射信號(hào)特征可知，其初始值變化速度快，高頻分量所占比重較大；而后面信號(hào)變化速度逐漸減小，越靠后信號(hào)越接近緩變信號(hào)，低頻含量高。所以采用采樣間隔逐漸增大的方法實(shí)現(xiàn)變速率采樣。

初始采樣頻率為ｆ,每隔ｍ個(gè)采樣點(diǎn)采樣頻率下降一半,一直到采樣結(jié)束。在電路實(shí)現(xiàn)中采用的方法是：ａ／ｄ轉(zhuǎn)換器按照固定的轉(zhuǎn)換速率進(jìn)行模擬量到數(shù)字量的轉(zhuǎn)換，而ｃｐｌｄ控制采樣數(shù)據(jù)的變速率接收并存儲(chǔ)至ｆｉｆｏ。

ｆｉｆｏ存儲(chǔ)數(shù)據(jù)由其寫使能控制信號(hào)ｗｅｎ（低電平有效）決定：當(dāng)ｗｅｎ為低電平時(shí)，數(shù)據(jù)在每個(gè)寫時(shí)鐘信號(hào)ｗｃｌｋ的上升沿寫入ｆｉｆｏ；當(dāng)ｗｅｎ為高電平時(shí)，數(shù)據(jù)保持不變。因此，控制ｆｉｆｏ變速率接收數(shù)據(jù)即控制它的寫使能信號(hào)ｗｅｎ為低電平的間隔變速率變化。 在ｃｐｌｄ中由寫時(shí)鐘信號(hào)ｗｃｌｋ每隔ｍ點(diǎn)二分頻后、再調(diào)整占空比即可實(shí)現(xiàn)ｗｅｎ的時(shí)序信號(hào)。

ｃｐｌｄ對(duì)ｆｉｆｏ變速率接收采樣數(shù)據(jù)的邏輯控制，用美國(guó)ａｌｔｅｒａ公司的軟件ｍｕｘ＋ｐｌｕｓ ｉｉ可由三種方法實(shí)現(xiàn)：一是用計(jì)數(shù)器、分頻器等畫電路圖實(shí)現(xiàn)；二是用ｖｈｄｌ語言或ａｈｄｌ語言編程實(shí)現(xiàn)；三是輸入時(shí)序波形文件實(shí)現(xiàn)。針對(duì)本系統(tǒng)而言，采取第二本文中ａ／ｄ轉(zhuǎn)換器采用美國(guó)ａｄ公司的ａｄ６７８，它是一個(gè)１２ｂｉｔ的多用途ａ／ｄ轉(zhuǎn)換器，內(nèi)部包括采樣保持器、微處理器接口、基準(zhǔn)電壓源和時(shí)鐘驅(qū)動(dòng)電路，具有高可靠性和低功耗等特性。

３．３ 由ｃｐｌｄ進(jìn)行上升速率初判

目標(biāo)信號(hào)幅度值從超過閾值起始點(diǎn)開始的一段時(shí)間內(nèi)的上升速率是判斷其能量范圍的重要判據(jù)。因此電路中采用ｃｐｌｄ對(duì)ａ／ｄ采樣的數(shù)據(jù)做初步判斷。當(dāng)目標(biāo)信號(hào)上升速率滿足設(shè)定要求時(shí)，產(chǎn)生上升速率觸發(fā)信號(hào)，并與其它結(jié)果做符合判定；否則丟棄當(dāng)前數(shù)據(jù)，等待下一次探測(cè)數(shù)據(jù)。

３．４ ｆｉｆｏ存儲(chǔ)

ｆｉｆｏ（ｆｉｒｓｔ ｉｎ ｆｉｒｓｔ ｏｕｔ）是一種先進(jìn)先出的存儲(chǔ)器，即先讀入的數(shù)據(jù)先讀出。ｆｉｆｏ存儲(chǔ)器自身的訪問時(shí)間一般為幾十納秒。ａ／ｄ轉(zhuǎn)換器等外設(shè)速度一般比ｄｓｐ慢。如果采用ｆｉｆｏ，ａ／ｄ可以先將數(shù)據(jù)送往ｆｉｆｏ，一旦ｆｉｆｏ滿，ｆｉｆｏ再向ｄｓｐ申請(qǐng)中斷。這樣可以省去ｄｓｐ等待與查詢的時(shí)間，而且中斷次數(shù)也可以減少，從而提高傳輸速度。

本系統(tǒng)中,ｆｉｆｏ作為緩沖存儲(chǔ)器給上升速率初判電路和ｄｓｐ處理器提供數(shù)據(jù)，同時(shí)作為變速率采樣結(jié)果的暫存單元。本文采用美國(guó)ｉｄｔ公司的ｉｄｔ７２ｘｘｘ系列同步并行ｆｉｆｏ實(shí)現(xiàn)對(duì)數(shù)據(jù)的緩存。