基于信號完整性分析的高速PCB設(shè)計

串聯(lián)電阻后振鈴現(xiàn)象得到了很好的解決，實際上這個解決方法叫阻抗匹配，阻抗在信號完整性問題中占據(jù)著極其重要的地位。
2．2 串擾
提取SD_DQlO(連接Cyclone II的59引腳和HY57V561620的45引腳)，SD_DQll(連接Cyclone II的58引腳和HY57V561620的47引腳)，SD_DQ-l2(連接CycloneII的57引腳和HY57V561620的48引腳)這三個網(wǎng)絡(luò)來做它們之間的串擾仿真。其中，SD_DQll作為被攻擊網(wǎng)絡(luò)，SD_DQlO和SD_D-Ql2作為攻擊網(wǎng)絡(luò)。它們的拓撲結(jié)構(gòu)和仿真波形如圖6、圖7所示(傳輸線的并行耦合長度L=1000 mil，間距P=5 mil)。

仿真波形如圖8所示。由圖7可以看出串擾對于被攻擊網(wǎng)絡(luò)的影響還是很大的，串擾值Crosstalk=657．95 mV串擾的大小與傳輸線的并行耦合長度L和間距P有關(guān)，耦合長度越短，間距越大，串擾就越小。仿真結(jié)果如表1所列。

因此，制作PCB時，在允許的情況下要盡可能減小不同性質(zhì)信號線之間的并行長度，加寬它們之間的間距，改變某些線的線寬和高度。當然，影響串擾的因素還有許多，比如電流流向、干擾源信號頻率上升時間等，應(yīng)綜合考慮。

結(jié)語
在本次控制單元高速PCB設(shè)計中，運用功能強大的Cadence軟件，從制作原理圖、PCB布局到高速仿真分析，取得了較好的效果。依據(jù)SPEECTRAQuest仿真分析所得到的合理的拓撲結(jié)構(gòu)和布局布線，使電路板工作正常。這種設(shè)計方式大大縮短了硬件調(diào)試時間，提高了工作效率，節(jié)約了設(shè)計成本。