深入了解賽靈思System Generator中的時間參數(shù)

　　分析參數(shù)

　　在第二類時間參數(shù)，即分析參數(shù)中，首先要考慮的是采樣時間(ST)模塊。該參數(shù)在系統(tǒng)實施中不使用硬件資源，僅用于Simulink模型中的分析目的。ST模塊顯示的tsam值指的是硬件實施中用于相關(guān)信號的時鐘啟用周期，其單位是FPGA時鐘周期。

　　當(dāng)設(shè)計人員在System Genertaor中的Icon Display屬性框中選擇下一項分析參數(shù)，即采樣頻率時，該模型中的每個Xilinx模塊都會以MHz為單位顯示采樣頻率Fsam，并用于該單元的實施。采樣率與其它時間參數(shù)的關(guān)系如下：

其中TCLKenb是實施中啟用的相關(guān)時鐘的周期。

　　從上面的第二個等式可以清楚地看出，每個采樣周期Psam都必須是Simulink系統(tǒng)周期Psys的整數(shù)倍，之所以如此，是因為僅有這些時鐘啟用信號是從FPGA系統(tǒng)時鐘衍生出來的。第三個等式表明ST時鐘顯示的值是以FPGA時鐘周期為單位的時鐘啟用周期。

　　選擇時間參數(shù)的詳細(xì)指南

　　上述控制系統(tǒng)示例詳細(xì)說明了如何選擇時間變量，該流程具體可分為以下五個步驟。

　　確定設(shè)備

　　采用合適的傳遞函數(shù)對設(shè)備建模。在本例中，將設(shè)備當(dāng)作PT2元進(jìn)行建模，將增益系數(shù)K設(shè)定為2，時間常數(shù)T設(shè)定為20ms，衰減系數(shù)d設(shè)定為0.2。因此，如圖3(a)所示，該設(shè)備為一個振蕩元。

　　圖3在無控、有PID控制和無抗飽合以及有抗飽和的情況下，輸入命令后得到的整體系統(tǒng)模型(頂部)和設(shè)備輸出

　　選擇模擬時間單位

　　此時，可以選擇基礎(chǔ)模擬時間單位Tsim，這樣設(shè)備的傳遞函數(shù)就有了便利的數(shù)值參數(shù)。在本例中，將Tsim設(shè)定為10ms。在上述參數(shù)設(shè)定完畢后，便得到如下設(shè)備傳遞函數(shù)：

　　設(shè)置Simulink系統(tǒng)周期

　　在擁有模擬時間單位后，將隨之根據(jù)可用的硬件平臺FPGA時鐘周期TCLK設(shè)置Simulink系統(tǒng)周期Psys。在Spartan-3E入門套件中，系統(tǒng)時鐘頻率為50MHz，設(shè)定TCLK為20ns，得到：

　　確定采樣頻率

　　根據(jù)經(jīng)驗法則，數(shù)字控制器的采樣率必須至少是設(shè)備截止頻率的20倍。本示例設(shè)備的截止頻率大約是30Hz，因此將采樣頻率設(shè)定為Fsam=1kHz。

　　設(shè)定采樣周期

　　最后，在控制器前面的Gateway-In模塊中設(shè)定采樣周期參數(shù)Psam。在本例中，設(shè)置如下：

　　有了這些設(shè)置，就可以進(jìn)行模型模擬，調(diào)整控制器參數(shù)并合成控制器邏輯。不過，有時FPGA時鐘周期TCLK會顯著小于基礎(chǔ)時間單位Tsim，如在控制器是一個時鐘頻率比控制器本身要求高很多的更大規(guī)模設(shè)計的一個組成部分時。如此一來，由于在控制器真正處理下一個數(shù)據(jù)樣本之前需要模擬大量無效的時鐘周期，模擬時間會變得無比漫長。而這種情況下，可以在不影響設(shè)備一致性的同時，在模擬和實施中設(shè)置不同的Psys。之所以能這樣做，是因為Psys值僅對設(shè)備的 System Generator部分有所影響。

　　更具體地說，可以在模擬控制系統(tǒng)時設(shè)置Psys=Psam。這樣可確保只在必要時，即只有在模塊真正改變狀態(tài)的時候才會調(diào)用System Generator模塊。在生成FPGA實施前，只需改回原來的Psys值即可。

　　結(jié)語

　　閉環(huán)控制系統(tǒng)的MBD要求設(shè)備傳遞函數(shù)的絕對時間測量指標(biāo)與設(shè)計環(huán)境的時間參數(shù)保持一致。通過使用為DSP提供的Xilinx System Generator工具，本文為該問題提供了一個系統(tǒng)化的解決方法。