基于FPGA的高斯白噪聲發(fā)生器設計

由圖2可以看出，m序列的功率譜密度的包絡是[(sin x)/x]2形的，它約在偽隨機序列基本時鐘頻率的45％帶寬內(nèi)具有均勻功率譜密度，所以用濾波器濾除該頻帶內(nèi)的信號就可以近似看作帶限白噪聲。m序列的均衡性、游程分布、自相關(guān)特性和功率譜與隨機序列的基本性質(zhì)很相似，所以m序列屬于偽噪聲的序列或偽隨機序列。
2．2 FIR數(shù)字濾波算法
m序列的功率譜是固定的，要生成帶寬可調(diào)的數(shù)字噪聲序列需要對m序列進行低通數(shù)字濾波，本文采用的是FIR數(shù)字濾波器。
由Lindeberg定理可知，設有獨立隨機變量序列

該定理證明了由大量微小且獨立的隨機因素引起，并積累而成的變量，必是一個正態(tài)隨機變量。FIR濾波器的單位沖激響應為h(n)，0≤n≤N一1，輸入函數(shù)為x(i)，則輸出函數(shù)y(i)可以寫為：

該算法需要N次相乘，N-1次累加。為了產(chǎn)生帶寬小于5 MHz高質(zhì)量的數(shù)字噪聲序列，需要構(gòu)建窄通帶、通帶阻帶轉(zhuǎn)換迅速的低通濾波器，對此僅僅增加單級FIR濾波的沖激相應長度n是不夠的，對此本文采用了多級FIR數(shù)字濾波的方法。為了使得多路多級FIR濾波器能夠在常用FPGA平臺上實現(xiàn)，對FIR數(shù)字濾波模型進行算法優(yōu)化，以節(jié)約所需邏輯單元資源是很有必要的。
采用單位沖激相應h(n)為偶函數(shù)的FIR濾波器，并取階數(shù)N為奇數(shù)，則式(6)可以化簡為：

采用該方法可以將FIR算法中乘的次數(shù)減半，總計算量減為(N+1)／2次相乘，N-2次累加，極大地節(jié)省了FPGA的邏輯單元資源。FIR的濾波過程實質(zhì)上就是一個延遲后加權(quán)相加的過程，即濾波輸出y(i)是輸入x(i)以及它的前N一1個狀態(tài)的加權(quán)疊加。
2．3 DDS算法
隨著數(shù)字集成電路和微電子技術(shù)的發(fā)展，直接數(shù)字頻率合成器(Direct Digital Synthesizer，DDS)逐漸體現(xiàn)出其具有相對帶寬寬，頻率轉(zhuǎn)換時間短，頻率分辨率高，輸出相位連續(xù)，可編程及全數(shù)字化結(jié)構(gòu)等優(yōu)點。
DDS的基本工作原理是根據(jù)正弦函數(shù)的產(chǎn)生，從相位出發(fā)，用不同的相位給出不同的電壓幅度，最后濾波平滑出所需要的頻率。圖3是DDS的原理方框圖。

參考頻率源又稱參考時鐘源，它是一個穩(wěn)定的晶體振蕩器，用來同步DDS的各組成部分。相位累加器類似于一個計數(shù)器，它由多個級聯(lián)的加法器和寄存器組成，在每一個參考時鐘脈沖輸入時，它的輸出就增加一個步長的相位增量值，這樣相位累加器把頻率控制字K的數(shù)字變換成相位抽樣來確定輸出合成頻率的大小。相位增量的大小隨外指令頻率控制字K的不同而不同，一旦給定了相位增量，輸出頻率也就確定了。當用這樣的數(shù)據(jù)尋址時，正弦查表就把存儲在相位累加器中的抽樣數(shù)字值轉(zhuǎn)換成近似正弦波幅度的數(shù)字量函數(shù)。以上的算法都可在FPGA內(nèi)部實現(xiàn)。