一種基于FPGA／DSP的靈巧干擾平臺設計與實現
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基于FPGA的控制軟件主要完成以下功能：
(1)程序加載
程序加載分為FPGA的程序加載和DSP的程序加載。FPGA的程序加載是指通過PCI總線來給FPGA加載程序。其加載路徑為：上位機→PCI總線 →FP-GA。DSP的程序加載是指通過HPI來給DSP加載信號處理程序。其加載路徑為：上位機→PCI總線→FP-GA→HPI口→DSP。
(2)ADC(DDC)數據采集與存儲
此過程是指FPGA把ADC(DDC)數據采集并保存在外部存儲器(SDRAM或SRAM)中以備FPGA和DSP處理的過程。其數據流路徑為：外部數據源→ADC→DDC(只進行ADC時DDC省略)→FPGA→SDRAM或SRAM。
(3)數據的DMA操作
DMA用于實現上位機對外部存儲器(SDRAM或SRAM)的數據讀寫功能。DMA讀的數據流路徑是：外部存儲器→FPGA→DMA→上位機→二進制文件。DMA發(fā)的數據流路徑是：上位機→DMA→FPGA→SDRAM。
(4)配置DDC和DUC
此過程是把DDC和DUC配置文件通過FPGA配置到AD6636和GC5016中。其配置路徑為：上位機→PCI總線→FPGA→DDC或DUC。
軟件設計采用Verilog硬件描述語言和模塊化設計，結構如圖4所示。本文引用地址：http://butianyuan.cn/article/191972.htm
圖4中，reg_proc模塊是軟件控制的核心部分。通過定義內部寄存器接收上位機的控制字，給各模塊發(fā)出控制信息；pci_infe是FPGA與PCI 總線的接口模塊，實現平臺與上位機的信號交互；FPGA通過HPI口對DSP的程序加載，由hpi_infe模塊實現；adc_infe和dac infe實現數據的A／D輸入和D／A輸出功能；ddc_config和duc_config完成對DDC及DUC芯片的配置；ram_ctrl模塊實現 FPGA對存儲器的讀寫功能，包括SRAM和SDRAM的子模塊程序。此外，程序還設計了時鐘管理模塊clk_manage，用于產生全局時鐘及復位信號。
3 試驗驗證
為了驗證平臺能否在程序控制下正確工作，本文編寫了工作于DSP的8 192點FFT驗證程序，實現對輸入信號的FFT變換。
試驗中設置DDC為70 MHz混頻，DUC 70 MHz中頻輸出，輸入信號為75 MHz正弦波。在FPGA／DSP程序加載和DDC／DUC配置完成后，首先進行ADC數據采集，把采集得到的數據存儲到SRAM中，DSP與SRAM進行數據交互并在DSP中完成8 192點的FFT運算，計算結果保存于SDRAM中，經DMA方式讀取到上位機硬盤形成二進制文件。同時將混頻后的5 MHz單頻信號從SRAM讀出上變頻到70 MHz輸出。試驗結果如圖5、圖6所示。
由圖5可知，DMA輸出的FFT結果顯示處理的下變頻信號為5 MHz，等于預期值；圖6顯示5 MHz單頻信號經上變頻后輸出為70 MHz中頻模擬信號。試驗證明，平臺的軟硬件均能正確工作，實現了設計目的。
4 結 語
根據靈巧干擾平臺功能要求，設計了基于FPGA／DSP的硬件平臺，采用Verilog HDL及模塊化方法設計了硬件平臺的控制軟件。試驗結果表明，靈巧干擾平臺構成合理，硬件設計、軟件設計可靠，滿足了靈巧干擾平臺的功能要求，為靈巧干擾技術研究提供了硬件平臺支持，該平臺已成功應用于工程項目。
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