高速FPGA系統(tǒng)的信號(hào)完整性測(cè)試和分析

當(dāng)示波器系統(tǒng)不能提供足夠的系統(tǒng)帶寬時(shí)，它會(huì)衰減對(duì)高速信號(hào)的高次諧波分量。測(cè)試結(jié)果除了引入由于示波器帶寬不足導(dǎo)致的碼間干擾（ISI），電壓幅度的異常（過(guò)沖和衰減），還會(huì)導(dǎo)致抖動(dòng)量過(guò)大，最終眼圖模板測(cè)試的錯(cuò)誤或者測(cè)試容限的減小，無(wú)法真正反映信號(hào)完整性問(wèn)題。圖3 分別是泰克TDS6154C 15GHz帶寬和傳統(tǒng)DSO 13GHz帶寬實(shí)時(shí)示波器對(duì)一個(gè)FPGA器件提供的的6.25Gb/s高速數(shù)據(jù)進(jìn)行的眼圖測(cè)試結(jié)果比較。圖中上半部分顯示的眼圖有很好的對(duì)稱性，上升和下降時(shí)間更快，信號(hào)抖動(dòng)量很小，真實(shí)的反映信號(hào)的真實(shí)特性。
由于13GHZ的DSO示波器系統(tǒng)帶寬不足，無(wú)法捕獲信號(hào)的五次諧波分量，圖中下半部分的測(cè)試結(jié)果反映出眼圖上升時(shí)間過(guò)慢；同時(shí)測(cè)試的眼圖還存在明顯的過(guò)沖和震鈴，測(cè)試儀器導(dǎo)致的抖動(dòng)也掩蓋的信號(hào)的真正抖動(dòng)大小。

圖3 高速串行數(shù)據(jù)測(cè)試比較（上圖為泰克TDS6154C示波器測(cè)試結(jié)果）

3.2 示波器高速采集內(nèi)存的要求

當(dāng)使用實(shí)時(shí)示波器對(duì)于FPGA信號(hào)進(jìn)行信號(hào)完整性測(cè)試時(shí)，利用一次采集的數(shù)據(jù)構(gòu)建眼圖，所以除了示波器硬件帶寬和高速采樣率外，采集的數(shù)據(jù)量的大小非常關(guān)鍵，這樣對(duì)示波器的高速采集內(nèi)存就有了更高的要求。下圖是在高采樣率下，不同高速內(nèi)存容量下一次捕獲的數(shù)據(jù)量的大小。

當(dāng)對(duì)FPGA的高速信號(hào)進(jìn)行抖動(dòng)測(cè)試時(shí)，高速內(nèi)存長(zhǎng)度不僅決定了一次抖動(dòng)測(cè)試中樣本數(shù)的多少，還決定了示波器能夠測(cè)試的抖動(dòng)頻率范圍。針對(duì)信號(hào)中的各種低頻抖動(dòng)干擾源，高速采集內(nèi)存長(zhǎng)度是示波器進(jìn)行低頻抖動(dòng)測(cè)試的關(guān)鍵。下表顯示的為20GSa/s高采樣率下，不同內(nèi)存長(zhǎng)度分析抖動(dòng)頻率范圍的大小。

傳統(tǒng)高性能示波器設(shè)計(jì)構(gòu)架采用將高速采集前端（多達(dá)80顆ADC）和高速內(nèi)存在物理上用一顆SOC芯片實(shí)現(xiàn)，由于有太多功能在一個(gè)芯片內(nèi)部實(shí)現(xiàn)，導(dǎo)致片內(nèi)高速內(nèi)存容量的限制（在20GS/s下小于1M），無(wú)論是對(duì)于高速串行數(shù)據(jù)的眼圖測(cè)試還是對(duì)于時(shí)鐘信號(hào)的抖動(dòng)測(cè)試，都存在很大的限制，并且日后無(wú)法對(duì)內(nèi)存擴(kuò)展升級(jí)。

為了彌補(bǔ)這種設(shè)計(jì)結(jié)構(gòu)的缺陷，這類示波器會(huì)采用在芯片外部添加低速存儲(chǔ)器彌補(bǔ)片內(nèi)高速內(nèi)存的限制，但外部存儲(chǔ)器不能在高采樣率下工作，一般只能提供2GS/s，樣點(diǎn)間隔500ps，由于絕大多數(shù)信號(hào)邊沿速度都在皮秒級(jí)，2GS/s無(wú)法在信號(hào)邊沿采集足夠樣點(diǎn)，甚至出現(xiàn)會(huì)出現(xiàn)混疊，所以它無(wú)法提供有意義的眼圖和抖動(dòng)測(cè)試結(jié)果。