FPGA設(shè)計(jì)時(shí)常用的開(kāi)發(fā)工具

FPGA開(kāi)發(fā)工具包括軟件工具和硬件工具兩種。其中硬件工具主要是FPGA廠商或第三方廠商開(kāi)發(fā)的FPGA開(kāi)發(fā)板及其下載線，另外還包括示波器、邏輯分析儀等板級(jí)的調(diào)試儀器。在軟件方面，針對(duì)FPGA設(shè)計(jì)的各個(gè)階段，F(xiàn)PGA廠商和EDA軟件公司提供了很多優(yōu)秀的EDA工具。如何充分利用各種工具的特點(diǎn)，如何進(jìn)行多種EDA工具的協(xié)同設(shè)計(jì)，對(duì)FPGA的開(kāi)發(fā)非常重要。

充分利用各種EDA工具的優(yōu)點(diǎn)，能夠提高系統(tǒng)性能和開(kāi)發(fā)效率。FPGA開(kāi)發(fā)可能使用的軟件工具如下：

xilinx

1)ISE 　　 集成開(kāi)發(fā)環(huán)境，硬件設(shè)計(jì)工具

2)EDK 　　嵌入式系統(tǒng)開(kāi)發(fā)工具，硬件到軟件設(shè)計(jì)的整個(gè)嵌入式系統(tǒng)設(shè)計(jì)

3)System Generator 　　數(shù)字信號(hào)處理開(kāi)發(fā)軟件，利用Simulink建模和仿真環(huán)境來(lái)實(shí)現(xiàn)FPGA設(shè)計(jì)

4)ChipScope 　　嵌入式邏輯分析儀用于在上板測(cè)試過(guò)程中采集并觀察芯片內(nèi)部信號(hào)，以便于調(diào)試

Altera

1)Quartus II　　 集成環(huán)境開(kāi)發(fā)，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程

2)SOPC Builder 　　嵌入式系統(tǒng)開(kāi)發(fā)工具，是一個(gè)建立、開(kāi)發(fā)、維護(hù)系統(tǒng)的平臺(tái)

3)MAX+PLUS II 　　開(kāi)發(fā)工具，供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，是設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程

4)DSP Builder　　數(shù)字信號(hào)處理開(kāi)發(fā)軟件，系統(tǒng)級(jí)設(shè)計(jì)工具的算法開(kāi)發(fā)、仿真和驗(yàn)證功能與VHDL綜合、仿真和Altera開(kāi)發(fā)工具整合

5)Signaltap II　　嵌入式邏輯分析儀，功能強(qiáng)大且極具實(shí)用性的FPGA片上debug工具軟件

Lattice

1)Isplever　　集成開(kāi)發(fā)環(huán)境;提供設(shè)計(jì)輸入、HDL綜合、驗(yàn)證、器件適配、布局布線、編程和在系統(tǒng)設(shè)計(jì)調(diào)試

2)ispLEVER Starter　　Lattice公司的免費(fèi)PLD開(kāi)發(fā)軟件,支持600個(gè)宏單元以下的Lattice芯片的設(shè)計(jì)

Actel

1)Libero IDE 　　集成開(kāi)發(fā)環(huán)境，擁有設(shè)計(jì)分析和時(shí)序收斂的嶄新功能，并同時(shí)實(shí)現(xiàn)更高性能

2)Mentor Graphics MODELsim 　　仿真軟件，是單內(nèi)核支持VHDL和Verilog混合仿真的仿真器

Aldec

1)ActiveHDL　　一套不錯(cuò)的VHDL/VerilogHDL仿真軟件仿真軟件

Synplicity

1)Synplify 　　綜合軟件，基于FPGA的ASIC原型驗(yàn)證綜合工具，可優(yōu)化設(shè)計(jì)結(jié)果