Design Compiler 2010將綜合和布局及布線的生產(chǎn)效

半導(dǎo)體設(shè)計(jì)、驗(yàn)證和制造的軟件及知識(shí)產(chǎn)權(quán)（IP）供應(yīng)商新思科技有限公司（Nasdaq:SNPS）日前宣布：該公司在其Galaxy™設(shè)計(jì)實(shí)現(xiàn)平臺(tái)中推出了最新的創(chuàng)新RTL綜合工具Design Compiler® 2010，它將綜合和物理層實(shí)現(xiàn)流程增速了兩倍。為了滿足日益復(fù)雜的設(shè)計(jì)中極具挑戰(zhàn)性的進(jìn)度要求，工程師們需要一種RTL綜合解決方案，使他們盡量減少重復(fù)工作并加速物理實(shí)現(xiàn)進(jìn)程。為了應(yīng)對(duì)這些挑戰(zhàn)，Design Compiler 2010對(duì)拓?fù)浼夹g(shù)進(jìn)行擴(kuò)展，為Synopsys旗艦布局布線解決方案IC Compiler提供“物理層指引”；將時(shí)序和面積的一致性提升至5%的同時(shí)，還將IC Complier的布線速度提升了1.5倍。Design Compiler 2010的這一項(xiàng)新功能使RTL工程師們能夠在綜合環(huán)境中進(jìn)行布局檢測(cè)，從而可以更快地達(dá)到最佳布局效果。此外，Design Complier采用可調(diào)至多核處理器的全新可擴(kuò)展基礎(chǔ)架構(gòu)，在四核平臺(tái)上可產(chǎn)生兩倍提升綜合運(yùn)行時(shí)間。

“縮短設(shè)計(jì)時(shí)間和提升設(shè)計(jì)性能是確保我們市場(chǎng)競(jìng)爭(zhēng)力的關(guān)鍵。”瑞薩科技公司DFM和數(shù)字EDA技術(shù)開(kāi)發(fā)部門部經(jīng)理Hitoshi Sugihara說(shuō)：“借助拓?fù)浼夹g(shù)在物理層指引中的全新延展，我們看到了Design Compiler設(shè)計(jì)綜合器和IC Compiler芯片編譯器之間差異在5%以內(nèi)的一致性，使IC Compiler上實(shí)現(xiàn)了高達(dá)2倍速的更快布局和更好的設(shè)計(jì)時(shí)序。我們正在采用Design Compiler中這項(xiàng)技術(shù)創(chuàng)新，將我們的重復(fù)工作降到最低，同時(shí)在更短的設(shè)計(jì)周期內(nèi)達(dá)到我們的設(shè)計(jì)目標(biāo)。”