DDR3測(cè)試的挑戰(zhàn)及解決方法

前言

作為DDR2的繼任者，根據(jù)JEDEC標(biāo)準(zhǔn), 目前DDR3的數(shù)據(jù)速率跨度從800Mbps開始直至1.6Gbps。在帶給用戶更快性能體驗(yàn)的同時(shí), DDR3卻能保持較低的功耗，相比DDR2減少約20%。雖然2008年整個(gè)DRAM市場(chǎng)低迷，DDR3的出貨量遠(yuǎn)低于原先的預(yù)期，但是隨著Intel和 AMD相繼推出DDR3平臺(tái)的處理器，以及移動(dòng)式平臺(tái)的推廣，DDR3代替DDR2成為主導(dǎo)將是今后的必然趨勢(shì)。

價(jià)格也是DDR3平臺(tái)是否能早日推廣的重要因素之一，這也給各存儲(chǔ)器廠商帶來了不小的成本壓力。高效、低成本的測(cè)試方案將是關(guān)注的重點(diǎn)。同時(shí)，由于速度的提高，測(cè)試平臺(tái)必須提供更高的測(cè)試頻率來驗(yàn)證DDR3芯片的可靠性，以及更精確的手段來進(jìn)行時(shí)間參數(shù)的測(cè)量。

DDR3測(cè)試的挑戰(zhàn)

•更高的工作頻率

根據(jù)JEDEC的相關(guān)標(biāo)準(zhǔn)， DDR3的數(shù)據(jù)速率高達(dá)1.6Gbps。隨著DDR技術(shù)的飛快發(fā)展，市場(chǎng)上甚至出現(xiàn)了2Gbps的DDR3模組。此外，為了實(shí)現(xiàn)更高的速率和更低的功耗，DDR3采用了更低的電壓，僅為1.5V。在高頻率和低電壓的條件下對(duì)DDR3進(jìn)行測(cè)試，信號(hào)完整性的好壞至關(guān)重要，同時(shí)也對(duì)測(cè)試設(shè)備的性能提出了更苛刻的要求。

圖 1 DDR3的數(shù)據(jù)速率范圍

•I/O死區(qū)

信號(hào)在傳播的過程中存在一定的延時(shí)。寫數(shù)據(jù)時(shí)，測(cè)試通道提前將數(shù)據(jù)輸出，以保證其在預(yù)定時(shí)刻到達(dá)芯片管腳；讀數(shù)據(jù)時(shí)，測(cè)試通道延遲觸發(fā)采樣信號(hào)，延遲的時(shí)間為信號(hào)傳輸延遲。在STL（Single Termination Line）連接方式下，由于測(cè)試周期的縮短，信號(hào)傳播延時(shí)將變得不可忽視。在這種情況下，測(cè)試通道的輸出與芯片的輸出信號(hào)將會(huì)發(fā)生重疊，重疊的時(shí)間區(qū)域稱為I/O Dead Band。

圖 2 I/O Dead Band

對(duì)比DQ信號(hào)的SHMOO眼圖，可以清楚看到I/O Dead Band使得數(shù)據(jù)窗口的高度和寬度減小，原本PASS的區(qū)域變成FAIL，從而造成數(shù)據(jù)誤判。

圖 3 I/O Dead Band造成數(shù)據(jù)窗口縮小

•不可忽視的信號(hào)抖動(dòng)（jitter）

隨著數(shù)據(jù)速率的提高，數(shù)據(jù)周期的寬度將不大于1.25ns，甚至達(dá)到0.625ns。由于jitter的大小相對(duì)與周期寬度變得不可忽視，時(shí)間參數(shù)測(cè)試變得更加困難。此外，jitter還會(huì)造成有效數(shù)據(jù)窗口的縮小，造成信號(hào)的誤判。因此，測(cè)試設(shè)備應(yīng)能提供一種精確、高效的時(shí)間參數(shù)測(cè)量手段，以應(yīng)對(duì) jitter帶來的不利影響。

•Fly-by拓?fù)浣Y(jié)構(gòu)

為了改善信號(hào)完整性，DDR3內(nèi)存模組采用了Fly-by拓?fù)浣Y(jié)構(gòu)。模組上的DDR3芯片共享一組CLK管腳、地址管腳和控制管腳。由于信號(hào)傳播延遲的存在，模組上的DDR3芯片會(huì)在不同時(shí)刻進(jìn)行數(shù)據(jù)的輸入/輸出。在進(jìn)行模組測(cè)試時(shí)，測(cè)試設(shè)備應(yīng)具備對(duì)不同測(cè)試通道進(jìn)行時(shí)間補(bǔ)償?shù)哪芰Α?/p>

圖 4 Fly-by拓?fù)浣Y(jié)構(gòu)帶來的信號(hào)延遲

DDR3測(cè)試的解決方案

針對(duì)DDR3測(cè)試所面臨的特點(diǎn)和挑戰(zhàn)，愛德萬測(cè)試推出了高性能的T5503測(cè)試系統(tǒng)。

•提供更高的測(cè)試頻率

系統(tǒng)可以提供高達(dá)3.2Gbps的數(shù)據(jù)速率, 并且能夠通過更換HSPE（High Speed Pin Electronics）來進(jìn)一步提升數(shù)據(jù)速率至4.0Gbps，完全覆蓋了DDR3以及DDR4的速率范圍。

•提供I/O Dead Band Canceller功能（消除I/O死區(qū)）

I/O Dead Band Canceller功能可以解決I/O死區(qū)問題。系統(tǒng)中的測(cè)試通道配備了參考電壓補(bǔ)償電路。該電路可以根據(jù)DR輸出的變化，實(shí)時(shí)地對(duì)參考電壓進(jìn)行補(bǔ)償，保證了數(shù)據(jù)判斷的可靠性，從而克服I/O Dead Band帶來的不利影響?！　?/p>

圖 5 T5503的I/O Dead Band Canceller功能

•提供Multi-Scan Strobe功能（強(qiáng)大的時(shí)間參數(shù)測(cè)量能力）

系統(tǒng)提供了Multi-Scan Strobe功能, 通過對(duì)芯片輸出信號(hào)進(jìn)行連續(xù)采樣，記錄并計(jì)算采樣時(shí)的PASS/FAIL分界點(diǎn)。采用Multi-Scan Strobe功能所帶來的好處是，在一個(gè)測(cè)試周期中可以連續(xù)觸發(fā)多個(gè)采樣信號(hào)，只需單次運(yùn)行測(cè)試向量就可以獲得PASS到FAIL以及FAIL到PASS 的轉(zhuǎn)換點(diǎn)(即得目標(biāo)時(shí)間點(diǎn)的具體數(shù)值)。相比以往業(yè)界常用的邊界掃描方式（同一個(gè)測(cè)試周期觸發(fā)一個(gè)采樣信號(hào)，通過不斷改變采樣信號(hào)的時(shí)間，反復(fù)運(yùn)行測(cè)試向量來尋找PASS/FAIL的轉(zhuǎn)換點(diǎn)）， Multi-Scan Strobe功能大大節(jié)約了時(shí)間參數(shù)測(cè)試的時(shí)間。通過以下幾個(gè)參數(shù)測(cè)試的示例，本文將對(duì)Multi-Scan Strobe功能進(jìn)行簡(jiǎn)要介紹。

1. 測(cè)量Tr/Tf

圖 6 Multi-Scan Strobe功能——測(cè)量Tr/Tf

以信號(hào)的上升時(shí)間（Tr）為例，Tr定義為：信號(hào)的上升沿上，電壓為幅度的20%(VOL)和80%(VOH)的兩個(gè)點(diǎn)的時(shí)間間距。在一組采樣序列中，序列MSTRB1H存儲(chǔ)了輸入信號(hào)與VOH比較的結(jié)果（PASS/FAIL），序列MSTRB1L存儲(chǔ)了輸入信號(hào)與VOL比較的結(jié)果（PASS /FAIL）。在兩個(gè)序列中，分別找出PASS/FAIL的分界點(diǎn)A，B。通過計(jì)算A，B間的時(shí)間差，可以得到Tr的值。

2. 測(cè)量Cross-point Timing

DDR3的CLK和DQS均采用差分信號(hào)。差分信號(hào)的交點(diǎn)（cross-point）定義了數(shù)據(jù)周期寬度。采用與測(cè)量Tr/Tf相同的方法，在一對(duì)差分信號(hào)的兩個(gè)通道上分別進(jìn)行測(cè)量，得到下圖中四個(gè)參考點(diǎn)（Ma, Mb, Mc, Md）的出現(xiàn)時(shí)間。然后，借助公式可以計(jì)算出cross-point的位置（Tx）。

圖 7 Multi-Scan Strobe功能——測(cè)量Cross-Point的出現(xiàn)時(shí)間

3. 測(cè)量Preamble/Postamble Timing

對(duì)于DDR3芯片，在DQ管腳輸出數(shù)據(jù)之前，DQS信號(hào)會(huì)提前一段時(shí)間由高阻態(tài)變?yōu)榈碗娖?，這段時(shí)間為tRPRE；DQ完成數(shù)據(jù)傳輸之后，DQS信號(hào)會(huì)繼續(xù)維持一段時(shí)間的低電平，再變?yōu)榈礁咦钁B(tài)，這段時(shí)間稱為tRPST。

圖 8 Multi-Scan Strobe 功能——測(cè)量Preamble/Postamble時(shí)間

以DQS信號(hào)為例，tRPRE可以表示為A點(diǎn)到B點(diǎn)之間的距離，tRPST可以表示為A’點(diǎn)到B’點(diǎn)之間的距離。與Tr/Tf的測(cè)試類似， Multi-Scan Strobe功能可以方便地得到測(cè)試結(jié)果。

4. 測(cè)量 tDQSQ和Jitter分布

tDQSQ定義為DQS差分對(duì)的cross-point到 DQ輸出的時(shí)間延遲。以往對(duì)于tDQSQ這一參數(shù)的Margin測(cè)試，通常采用調(diào)整采樣信號(hào)時(shí)間沿，反復(fù)掃描的方式。這種方式的測(cè)試時(shí)間相對(duì)較長。下圖是 tDQSQ的示意圖，圖中A點(diǎn)和C點(diǎn)之間的時(shí)間延遲就是tDQSQ。

圖 9 Multi-Scan Strobe 功能——測(cè)量tDQSQ

參考前文中Preamble/Postamble Timing的測(cè)試方法, Multi-Scan Strobe 功能可以很容易地獲得A點(diǎn)和C點(diǎn)的時(shí)間延遲。除了測(cè)試效率以外，測(cè)試結(jié)果的精確度也是我們必須考慮的。由于tDQSQ參數(shù)考量的是DQ的輸出和DQS的輸出在時(shí)序上的關(guān)系，其數(shù)值受到DQ和DQS jitter的影響。在信號(hào)頻率較低，數(shù)據(jù)周期較寬的情況下， jitter的影響可以忽略，直接計(jì)算A點(diǎn)到C點(diǎn)的距離就可以得出tDQSQ。但是隨著數(shù)據(jù)周期的減小，A點(diǎn)和C點(diǎn)出現(xiàn)位置的抖動(dòng)變得不可忽略，jitter對(duì)數(shù)據(jù)窗口寬度的影響日益顯著，給tDQSQ的測(cè)試帶來了困難。

圖 10 Multi-Scan Strobe 功能——測(cè)量Jitter

為了克服jitter帶來的不利影響，Multi-Scan Strobe功對(duì)芯片輸出信號(hào)的多個(gè)周期的進(jìn)行采樣，記錄每次采樣的結(jié)果（如信號(hào)的50%點(diǎn)，Ttr），并得到其正態(tài)分布。上圖右下角，取Ttr分布最高處的點(diǎn)為DQ的50%點(diǎn)。同樣，DQS差分對(duì)的cross-point也取分布最高處的時(shí)間點(diǎn)。此時(shí)，tDQSQ可以表示為兩個(gè)分布最高點(diǎn)處的時(shí)間差。

•提供Per-Pin Offset功能（對(duì)Fly-by結(jié)構(gòu)進(jìn)行時(shí)間補(bǔ)償）

系統(tǒng)提供了Per-Pin Offset功能，它可以靈活調(diào)整測(cè)試通道中波形產(chǎn)生的時(shí)間以及數(shù)據(jù)比較的時(shí)間，從而補(bǔ)償Fly-by結(jié)構(gòu)帶來的延時(shí)。

圖 11 T5503的Per-Pin Offset功能

•提供128 DUT/SYS的并行測(cè)試能力

根據(jù)ITRS的預(yù)測(cè)，隨著測(cè)試頻率的增長，由于測(cè)試接口布線復(fù)雜性的提高，在一個(gè)測(cè)試頭（STN）上實(shí)現(xiàn)128DUT并行測(cè)試將是一個(gè)挑戰(zhàn)。T5503配備有一個(gè)測(cè)試頭，具備128DUT/STN的測(cè)試能力，可以有效提高測(cè)試效率、降低測(cè)試成本。

•具有多Site、低功耗、體積小的特點(diǎn)

系統(tǒng)的測(cè)試頭由兩個(gè)Site構(gòu)成，每個(gè)Site可獨(dú)立工作，允許多個(gè)用戶同時(shí)使用同一系統(tǒng)。此外，得益于先進(jìn)的系統(tǒng)集成技術(shù)，系統(tǒng)的體積和功耗削減了40%左右。

圖 12 T5503的外觀

總結(jié)

ADVANTEST的T5503系統(tǒng)可以滿足用戶對(duì)DDR3高速測(cè)試的需求。

ADVANTEST在存儲(chǔ)器測(cè)試方面擁有著豐富的經(jīng)驗(yàn)，一直致力于為客戶提供優(yōu)質(zhì)、高效的解決方案。ADVANTEST專注于生產(chǎn)高品質(zhì)的測(cè)試系統(tǒng)，針對(duì)客戶需求和市場(chǎng)變化不斷地推出有競(jìng)爭(zhēng)力的產(chǎn)品，幫助客戶解決研發(fā)和生產(chǎn)中遇到的問題。