基于新型雷達數(shù)字電路的便攜式自動測試系統(tǒng)設計

邊界掃描擴展卡

　　MERGE邊界掃描擴展卡采用符合IEEE 1149.1邊界掃描標準的可測試性設計方案，應用5片XILINX公司的XC95144芯片構建完整的從TDI至TDO的邊界掃描鏈路，其中掃描鏈路的上游電路及下游電路采用74ACQ244對信號進行緩沖及整形，以增強上游電路的扇出能力，同時整板的邊緣連接器采用了牢固可靠、抗腐蝕的歐式Eurocard結構形式的連接器，保證測試信號穩(wěn)定、可靠。原理圖如圖 3所示。

　　JTAG-Control-PCI-USB控制器

　　JTAG-Control-PCI-USB控制器是測試系統(tǒng)筆記本記算機與被測試單元(BUT)進行信號控制的主要部件，實現(xiàn)工控機并行控制指令和數(shù)據(jù)向符合邊界掃描測試協(xié)議的串行指令和數(shù)據(jù)的轉換。電路采用DSP+CPLD的電路設計模式，DSP芯片采用TI公司的TMS320LF2407A，運行速度可高達40MIPS、具有至少544字的在片雙訪問存儲器DARAM、2K大小的在片單訪問存儲器SARAM，32K的片內(nèi)程序存儲器FLASH;CPLD選用ALTERA公司的MAX7000S系列的EPM71285，其集成度為600~5000可用門、有32~256個宏單元和36~155個用戶自定義I/O引腳、其3.3V的I/O電平與DSP芯片端口電平兼容、并可通過符合工業(yè)標準的I/O引腳JTAG接口實現(xiàn)在線編程及調試。JTAG-Control-PCI-USB控制器是PCI/IEEE 1149.1標準的主控單元，當與BS Interface Pod結合使用時，控制IEEE 1149.1標準自適應測試總線及與之相適應的離散信號。同時，該控制器還可控制施加到測試總線上負責JTAG-Control-PCI-USB控制器與BS Interface Pod進行通訊的低電壓差分信號(基于TIA /EIA-644及IEEE 1596.3標準)。BS Interface Pod模塊

　　BS Interface Pod模塊，作為測試輸入/輸出信號傳輸?shù)闹虚g級模塊，主要實現(xiàn)JTAG-Control-PCI-USB控制器與BUT之間測試通道的擴展和信號的同步與緩存。FPGA(Altera公司，EP20K160EBC365-1)是本電路設計的核心，其功能是將前級JTAG-Control-PCI-USB控制器發(fā)出的不同的控制信號轉換成UUT測試終端能夠識別的TAP控制信號，保證TDI、TCK、TMS、TRST準確施加到UUT的測試端，同時將采集到的TDO信號返回給測試前端控制模塊。74LVC125(Buffer)則用來完成信號暫存，輸出級的74LVC125還可增強信號的扇出能力。整個BS Interface Pod模塊采用抗EMI(電磁干擾)屏蔽封裝，前面板預留4個20Pin的JTAG控制端口，另外設計了一個電源指示燈，用于上電確認。

　　測試系統(tǒng)軟件設計

　　系統(tǒng)軟件在Windows XP環(huán)境下采用Visual C++6.0及National Instruments公司的LabWindows 6.0集成開發(fā)環(huán)境完成。Visual C++ 6.0能夠提供豐富的Windows程序開發(fā)功能，靈活性強、編程效率高;LabWindows 6.0提供了多種接口協(xié)議、豐富的控件及儀器驅動程序，其支持虛擬儀器技術的特性是其它開發(fā)環(huán)境無法比擬的，同時它提供了豐富的軟件包接口，為軟件開發(fā)提供了極大的方便。

　　軟件設計采取了軟件模塊化及自頂向下的設計原則，首先根據(jù)MERGE原則劃分電路模塊，將測試程序分割成不同的測試模塊，其次采用宏的方式構建標準的測試模塊并優(yōu)化模塊接口，然后將其它待測模塊與該模塊接口進行有效鏈接，再分別進行編譯及調試，最后一起進行合并構建完整的測試體。在開發(fā)過程中，將該軟件分為若干模塊不但減少了軟件的工作量，而且對于函數(shù)的公共部分進行了類的封裝，提高了模塊的復用性，同時提高了軟件本身的可測試性。

　　測試優(yōu)化

　　為減少ATE在故障診斷中誤判的概率，系統(tǒng)采用加權偽隨機向量關系生成、插入間隔刷新測試矢量優(yōu)化測試矢量和測試過程。

　　(1) 加權偽隨機測試矢量生成：加權偽隨機測試矢量生成能夠利用較短的測試碼長度(即較短的測試時間)達到較高的測試故障覆蓋率。為了縮短測試碼并改進故障覆蓋率，這種測試矢量生成方式可以調節(jié)在輸入端產(chǎn)生0或1的概率，有效檢測到難檢測的故障。在偽隨機測試碼中，每個輸入端產(chǎn)生0或1的概率為50%。

　　(2) 插入式間隔刷新：由于數(shù)據(jù)線具有一定的電平保持特性，因此對于一組數(shù)據(jù)總線I/O而言，在BS-Cell處于讀狀態(tài)時(如處于Update狀態(tài))，Cell單元的Output Enable Control Cell處于有效狀態(tài)，測試矢量通過BS-Cell施加至I/O數(shù)據(jù)總線，如果下一個時鐘節(jié)拍，BS-Cell處于寫狀態(tài)(如處于Capture狀態(tài))，由于數(shù)據(jù)線的電平保持特性，則有可能在此時間，BS-Cell所Capture回讀的數(shù)據(jù)為上一個時鐘節(jié)拍的Update數(shù)據(jù)，造成測試不穩(wěn)定。解決的辦法是在每一次讀狀態(tài)結束后，系統(tǒng)根據(jù)讀狀態(tài)的間隔時間，隨機產(chǎn)生一組與上一組測試矢量不同的數(shù)據(jù)，命名為*data，對I/O總線進行間隔刷新。

　　實驗結果及分析

　　現(xiàn)以某新型雷達點跡處理數(shù)字電路為例進行系統(tǒng)功能驗證。整個電路采用DSP+FPGA的設計架構，其主要芯片包括：5片DSP(ADSP21060)、2片F(xiàn)PGA(Atlera Flex EPF10K系列)、8片雙口RAM(QFP封裝)，其他E2PROM、HC244(SOP封裝)、HC245(SOP封裝)等。電路設計復雜，芯片多，PCB布局布線密度大，采用ICT、功能測試TPS開發(fā)難度大。

　　利用本邊界掃描自動測試系統(tǒng)，結合MERGE方法，對上述電路板進行TPS開發(fā)實驗及故障診斷，測試結果如圖4所示。

　　插入模擬故障(U8-6 stuck to 0)，重新仿真：掃描鏈測試→PASS→B-Scan器件簇測試→PASS→NB-Scan器件簇測試→Failed (Report: Pin(s): U3-25，R26-2，U8-6，R26-1 possible stuck at low，the BS nodes is U31-21(R/W))。

　　上述仿真結果表明，融合MERGE方法所構建的基于邊界掃描的板級自動測試系統(tǒng)，自動化程度高，故障隔離準確有效。