基于AD7266的多路2Ms／s同步采樣A／D模塊的設(shè)計

最大轉(zhuǎn)換時間TCONVERT為14×TSCLK，在電源5V、時鐘32MHz條件下轉(zhuǎn)換時間為437．5ns。精確控制CS*與SCLK的時序，從串行數(shù)字接口獲得轉(zhuǎn)換后的數(shù)據(jù)，時序見圖4。

設(shè)計中用一根輸出線讀取兩個ADC數(shù)據(jù)。共需32個時鐘脈沖：其中A通道2個零標記頭、12位數(shù)據(jù)、2個零尾標記(計16位)；B通道2個零標記頭、數(shù)據(jù)12位、2個零尾標記(計16位)。一根輸出線讀取兩個ADC數(shù)據(jù)時序的見圖5。

3．3 數(shù)據(jù)接口設(shè)計
串行數(shù)據(jù)在時序控制下輸出轉(zhuǎn)換為并行數(shù)據(jù)送存儲器緩存，數(shù)據(jù)接口為兼容的高速串行接口SPI／QSPI／MICROWIRE／DSP或由CPLD構(gòu)成的接口。如圖2所示，本設(shè)計中采用CPLD實現(xiàn)接口的設(shè)計。串行數(shù)據(jù)經(jīng)串行／并行轉(zhuǎn)換后輸出到FIFO進行緩存。
模塊的接口為PCI總線，由接口橋電路PCI9052實現(xiàn)。數(shù)據(jù)可用中斷或查詢方式進行單組或批傳送。PCI9052采用非復用、單周期讀／寫模式。
3．4 抗干擾設(shè)計
為減少高頻干擾，在制作電路板時應(yīng)盡量采用多層板，在中間加上地線層和電源層。另外，由于采樣時鐘的相位抖動會對AD產(chǎn)生相當于模擬輸入正弦波所產(chǎn)生的影響，而時鐘輸入對AD7266來說相當于一個模擬輸入，因此應(yīng)當盡量選擇低抖動晶體振蕩器。采用高頻時鐘經(jīng)分頻后獲得需要的時鐘信號效果較好，并將時鐘電路與系統(tǒng)模擬電路、數(shù)字電路相隔離，以防止其產(chǎn)生噪聲。數(shù)字端電源、模擬端電源、數(shù)字端電源地和模擬端電源地增加電容網(wǎng)絡(luò)，該電容網(wǎng)的作用有三個：其一是與內(nèi)部參考放大器一起在大頻率范圍下提供一個低阻抗源以驅(qū)動A／D內(nèi)部電路；其二是提供運放動態(tài)需要的補償；其三是限制由參考電源產(chǎn)生的噪聲干擾。
采用直流耦合差分輸入的電路。在這種模式下，直流輸入將上升到相對參考電壓對稱擺動的點上。電路把兩個放大器配置為一個對稱單元以形成差分放大器。放大器的差分驅(qū)動電路可以把一個以地為參考電壓的單端信號轉(zhuǎn)換為一個以AD的VREF管腳電壓為中心的二倍的差分信號。單端輸入信號接到不同放大器的兩個相反的輸入端上可以驅(qū)動差分放大器，放大器可選用雙通道放大器AD8056。通常為保護AD7266不受過電壓的影響，應(yīng)當在放大器的輸出端和AD的輸入之間加一個接地二極管。如果放大器和AD7266用同樣的正電源，AD就不會受到過電壓的影響。這種電路應(yīng)當是最佳選擇，為信號穩(wěn)定變換提供保障。

4 結(jié)束語
本設(shè)計充分體現(xiàn)A／D采集模塊的特點，整個設(shè)計結(jié)構(gòu)緊湊、性能穩(wěn)定、抗干擾能力強，并且適用于各種工業(yè)控制場合。設(shè)計上此模塊可實現(xiàn)四路一組的高速同步采樣及多組2Msps的采樣吞吐量。應(yīng)用DSP高速處理器進行數(shù)據(jù)處理，可以很容易地實現(xiàn)實時諧波分析功能，且系統(tǒng)運行穩(wěn)定性和所能達到的精確度均優(yōu)于傳統(tǒng)的以微控制器為核心所構(gòu)成的系統(tǒng)。