CIS時基運算

WaveExpert CIS時基的最大記錄長度是512 MS，采樣率幾乎是固定的10 MS/s。時基沒有被觸發(fā)，但要求與輸入波形同步的外部時鐘。必須把125 MHz到13.5 GHz的時鐘頻率連接到預(yù)定標器輸入上，把62.5 MHz到125 MHz的時鐘頻率連接到觸發(fā)輸入上。CIS時基不支持62.5 MHz以下的時鐘。

CIS時基使用鎖相環(huán)(PLL)，把大約2.56 GHz的內(nèi)部時鐘同步到外部時鐘輸入上。但是，同步是不確切的。它與外部時鐘相差已知的量，基于一種算法，在PLL中設(shè)置相應(yīng)的小數(shù)。額外的Divide By 256會從內(nèi)部2.56 GHz時鐘生成大約10 MHz選通。這個選通驅(qū)動一個采樣器，采樣器以計算的大約10 MS/s速率對輸入波形采樣。采樣之間的時間大約為100 ns。采樣之間將通過多個輸入波形周期。它不要求觸發(fā)，一旦時基同步到外部時鐘上，可以以大約10 MS/s速率采集所需的多個樣點。注意，采集4 MS的樣點需要0.4秒。

CIS時基需要多個控制輸入，包括Bit Rate, PLL Bandwidth, Pattern Length, Samples/UI和Ext. Divider。

Bit Rate

Bit Rate控制功能必須設(shè)置成碼型的位速率或頻率，即使碼型是簡單的正弦波或方波。下面是位速率設(shè)置成9 GHz、而不是10 GHz時的10 GHz正弦波實例。顯示畫面不能識別為一個碼型。

注意水平描述符框中的失鎖指示燈是紅色，表明輸入時鐘速率與Bit Rate不同。作為示波器用戶，您必須在Bit Rate控制框中鍵入輸入信號的位速率或頻率。

PLL Bandwidth

CIS時基有一個PLL，把選通輸出同步到時鐘輸入上。PLL有兩種帶寬設(shè)置：Low和High，分別對應(yīng)大約10 kHz和1 MHz，其使用PLL Bandwidth控制功能設(shè)置。CIS時基在Low設(shè)置上的時間抖動最低。如果想測量10 kHz以上的信號輸入中的所有抖動，那么應(yīng)使用Low設(shè)置。PLL將追蹤DC到10 kHz的任意抖動，抖動將不會出現(xiàn)在被測信號上。如果想測量1 MHz以上的輸入信號中的所有抖動，追蹤DC到1 MHz的抖動，那么應(yīng)使用High設(shè)置。

Pattern Length

通過在Std. Pattern選擇框中設(shè)置Custom，或從提供的多個標準中選擇一個標準，可以選擇信號的碼型長度。

下圖是PRBS7和127的碼型長度。CIS擁有杰出的功能，可以在沒有觸發(fā)源的情況下顯示偽隨機碼型信號源。下面是長127位或27-1位的2 Gbit/s偽隨機碼型一部分的屏幕截圖。

可以在某些限制下采集最長231–1或2147483647位的任意碼型長度。

Samples/UI

可以使用Sample Density控制功能，改變每個位周期或單位間隔(UI)的樣點數(shù)量。這個信號與上面8 S/UI時的信號相同。

注意碼型中的水平位置與第一個屏幕截圖中不同。在樣點密度變化時，會重新編程內(nèi)部PLL，相對于外部2 GHz時鐘改變內(nèi)部2.56 GHz時鐘的相位。結(jié)果是碼型的開始相位未知。只要Sample Density和Bit Rate不變或外部信號不變，那么相位將保持相同。

Ext. Divider

某些碼型發(fā)生器擁有的輸出時鐘是除以碼型位速率的時鐘。注意在上面的屏幕截圖中，Ext. Divider控制功能后面跟著一個輸入時鐘速率指示器，顯示到采樣示波器的實際時鐘輸入。

CIS Jitter

CIS時基擁有250 fs rms的時間抖動。這只能使用低抖動信號源測量，信號源要擁有足夠大的幅度和足夠高的頻率，以保證垂直噪聲不會導(dǎo)致抖動。我們使用幅度大約為6 dBm的10 GHz正弦波測量抖動。信號源是安立合成信號源生成的正弦波。這個信號源的估計抖動小于150 fs rms。

下面是CIS時基采集的10 GHz正弦波的屏幕截圖。

下面是測量CIS時基抖動使用的技術(shù)。把示波器連接到低噪聲正弦波信號源上。這是使用的設(shè)置。

圖示內(nèi)容：

Power splitter: 功率分配器

Low Noise 10 GHz sinewave: 低噪聲10 GHz正弦波

以下述方式設(shè)置示波器(參見下面的屏幕截圖)。設(shè)置F1 = C1, F2 = eres(F1)-F1和F4 = eres(F1)。在這兩個數(shù)學(xué)函數(shù)中，Eres都設(shè)置成3。使用F1 = C1，可以通過改變F1的來源，簡便地改變測量通道。

數(shù)學(xué)函數(shù)F2平滑正弦波，去掉噪聲，然后減去原來的正弦波，只剩下噪聲。注意屏幕下面粉紅色的F2曲線顯示了零相交時的噪聲，以及正弦波峰值時非常小的噪聲。F2上屏幕中間的參數(shù)P1測量噪聲的標準偏差。P1右面的門和左面的門移動到屏幕中間±0.2格內(nèi)。

參數(shù)P2測量數(shù)學(xué)函數(shù)F4中平滑后的正弦波的轉(zhuǎn)換速率。P2右面的門和左面的門移動到屏幕中央附近，測量被測的同一個邊沿的轉(zhuǎn)換速率。

P3使用參數(shù)演算，得到P1和P2之比，計算rms抖動。

在信號幅度很小時，必須考慮采樣器的電壓噪聲。例如，在上面的設(shè)置中，采樣器的電壓噪聲約為0.7 mV rms。從F2測得的標準偏差中減去這個積分值，得到實際標準偏差值：

實際標準偏差= sqrt(5.145742-0.72)=5.098 mV rms.

抖動從216.55 fs變成214.5 fs，略微調(diào)節(jié)了抖動。但是，如果正弦波的幅度下降，那么在零相交時測得的標準偏差將下降，現(xiàn)在采樣器模塊0.7 mV rms的電壓噪聲變得更加重要。如果降低正弦波的頻率，也會發(fā)生這種情況，轉(zhuǎn)換速率會下降，從而噪聲在零相交時的標準偏差會再次下降。

如果使用更高帶寬的采樣器，電壓噪聲將更大，在使用上述技術(shù)測量抖動時，即使幅度相同，可能仍不得不考慮電壓噪聲。

下面是同一設(shè)置，但PLL Bandwidth設(shè)置成High。

增加的抖動是由于積分時在DC到1 MHz的時基抖動中增加的信號源抖動引起的。在正弦波零相交時，可以很容易看到時間抖動。再次注意，在正弦波的峰值上噪聲非常小，說明了由于信號源和采樣模塊導(dǎo)致的垂直噪聲很低。