三星14nm LPE FinFET電晶體揭密

　　三星(Samsung)即將量產(chǎn)用于其Exynos 8 SoC的14奈米(nm) Low Power Plus (LPP)制程，這項消息持續(xù)引發(fā)一些產(chǎn)業(yè)媒體的關注。三星第二代14nm LPP制程為目前用于其Exynos 7 SoC與蘋果(Apple) A9 SoC的第一代14nm Low Power Early (LPE)制程提供了進一步的更新。

　　業(yè)界目前共有三座代工廠有能力制造這種鰭式場效電晶體(FinFET)：英特爾(Intel)、三星 和臺積電(TSMC)。TechInsights曾經(jīng)在去年五月剖析用于Exynos 7420 SoC的三星14nm LPE制程，當時在討論這項用于制造電晶體的制程技術時仍有所限制。而今，在幾乎過了一年后，大家已經(jīng)開始討論三星的升級版14nm LPP FinFET制程了。

　　然而，預計要到今年春季末取得三星的Exynos 8890 SoC或高通(Qualcomm)的Snapdragon 820 SoC樣本后，才可能完全掌握這項制程技術的細節(jié)。不過，我們可以進一步揭密用于Exynos 7420 SoC的更多14 nm LPE制程技術細節(jié)，同時也有助于預期下一代LPP制程的新進展。

　　我們從觀察典型三星14 nm LPE FinFET電晶體的SEM側視圖開始(圖1)。電晶體通道如同矽鰭片(Si Fin)般地形成，而非由圖片的左下角向右上方生長。這些鰭片被埋在電介質下方而無法直接看到，因此，我們以箭號指示其方向。金屬閘就位于正交方向，覆蓋 在整個鰭片的兩側與頂部。在閘電極的任一側可看到較大的源極與汲極(S/D)觸點。

　　圖1：三星14 nm LPE FinFET電晶體的側視SEM圖

　　也許從另一張三星FinFET電晶體的平面圖(圖2)中能更清楚的看到閘極與鰭片的布局。四片矽鰭以垂直的方向排列在水平方向的金屬閘極正下方。這兩種電晶體結構周圍都圍繞著一個阱觸環(huán)，用于隔離其與晶片上的其他電路部份。

　　該鰭片間距約有49nm，必須采用雙重圖案制程來制造。在此提供了兩種選擇：英特爾所使用的‘雙微影蝕刻’(LELE)，或是‘自對準雙微影圖案法’(SADP)。我們認為三星采用了LELE制程為鰭片制圖，但最后還需要額外使用光罩與微影制程，才能中斷電晶體的兩端。

　　圖2：三星14nm FinFET電晶體的平面圖

　　圖3是Exynos 7420所使用的典型NMOS電晶體之TEM橫截面圖，而且我們還注意到閘極長度經(jīng)測量約有30nm，這跟所宣稱的14 nm制程節(jié)點差距頗多，而在表1中所整理的英特爾和臺積電的情況也是一樣的。稍后我們將進一步討論這個問題。

　　電晶體閘極使用替代性閘極制程制造，包括沈積犧牲層(通常為多晶矽)、圖案化與蝕刻，形成大約30個較寬的條形(stripe)區(qū)域。這些條形區(qū)域可定義出電晶體閘極長度。

　　圖3：三星Exynos 7420的NMOS電晶體橫截面圖

　　接著，側壁間隔層(SWS)沿著閘極側面形成，并且用于作為掘入蝕刻定義及隨后的外延生長——為NMOS電晶體(eSi)生長矽，以及為PMOS電晶體生長矽鍺(eSiGe)等。在完全形成源極/汲極后，以氧化物填充腔室，接著再進行化學機械研磨(CMP)制程。

　　PMOS源極/汲極區(qū)域的SiGe具有圍繞矽鰭的較大晶格常數(shù)，因而在PMOS電晶體上產(chǎn)生壓縮應變，從而提高其驅動電流。大量摻雜的SiGe與NMOS eSi源極/汲極也包覆在鰭片兩側，為鎢填充的觸點提供較大的接觸貼片，從而為電晶體實現(xiàn)更低的接觸電阻。

　　圖4：三星14nm節(jié)點的PMOS電晶體管

　　在 此移除該犧牲層閘極，并以其閘電介質與金屬填充該閘極。圖5顯示金屬填充的NMOS與PMOS電晶體，兩個閘極就位于隔離區(qū)域的正上方。這些電晶體共用一 個通用的氧化鉿(HfO)/氧化物高k閘極電介層堆疊。高密度的HfO隨電晶體邊緣外圍繞的暗帶襯托而清楚顯現(xiàn)。閘極氧化層則環(huán)襯在HfO的表面之外。

　　HfO的內面則環(huán)襯著NMOS與PMOS功函數(shù)金屬層，用于設定電晶體的閾值電壓，這些金屬分別擁有不同的組成。

　　閘 極填充部份也有一點不同。從圖中可看到NMOS電晶體的內層部份襯著氧化鈦(TiN)，再以鎢(W)填充，但PMOS電晶體則不然。閘極長度較短的 PMOS電晶體并未使用鎢填充，原因在于TiN封閉閘極頂部，無法再為其填充鎢;而這也導致靠近底部的部份形成真空。在閘極長度較長的PMOS電晶體由于 TiN未封閉閘極頂部，因而會再度出現(xiàn)鎢填充。

　　圖5：虛擬NMOS和PMOS電晶體

　　我們在前面曾經(jīng)提到三星的FinFET電晶體較所描述的制程節(jié)點長度更長，但并不是只有三星如此。包括英特爾與臺積電所支援的FinFET閘極長度也比其制程節(jié)點更長(如表1)。事實上，以微影尺寸的方式來看，與其所宣稱的制程節(jié)點也不盡相同。這究竟是怎么一回事?

　　表1：三星、英特爾與臺積電的電晶體尺寸比較

　　圖 6提供了一個線索。透過圖6分別描繪出針對幾個先進邏輯元件所測得的實體層閘極長度、制造商所宣稱的制程節(jié)點，以及電晶體的接觸閘間距。電晶體以 130nm節(jié)點進行制造時，較大的閘極長度更接近制程節(jié)點。但從110nm到65nm，閘極長度微縮的速度較制程節(jié)點更快速，也比制程節(jié)點更短。至于45 nm及其更小的制程，閘極長度的微縮速率則減緩。

　　我們還為相同的元件繪制出接觸閘間距，這一間距長度是制程節(jié)點的3.3倍，而且所有的制程節(jié)點在這一點上都是一樣的。我們還發(fā)現(xiàn)最小的金屬間距也可擴展到大約3倍的制程節(jié)點。

　　我 們經(jīng)常使用接觸閘間距和6T SRAM單元面積來代表制程節(jié)點;但這導致了一個問題：所謂的16nm或14nm制程節(jié)點真的是這樣的節(jié)點尺寸嗎?例如，三星的鰭片間距、閘極長度、接觸 閘間距以及6T SRAM單元面積，都比英特爾的14nm更大，其6T SRAM單元面積也比臺積電的16nm SRAM更大。那么，它究竟是不是真的14nm制程?

　　我們之中有一名工程師認為，鰭片間距最接近于制程節(jié)點，就像我們在DRAM中看到的主動間距以及在NAND快閃記憶體中的STI間距一樣。我們在表1中列出了英特爾、三星與臺積電16/14nm元件的1/3鰭間距，這看起來的確更能代表制程節(jié)點。

　　圖6：電晶體閘極長度、接觸閘間距與制程節(jié)點的比較

　　那 么，我們應該可期待三星新一代的LPP制程有些什么變化?三星在最近的新聞發(fā)布中提到LPP制程將可提高15%的電晶體開關速度，同時降低15%的功耗。 這些都是透過增加電晶體的鰭片高度以及增強應變工程而實現(xiàn)的。而我則預期還會有一點點的制程微縮，從而使其電晶體尺寸與6T SRAM單元面積更接近于英特爾的14nm制程節(jié)點。

　　而今，我們正滿心期待盡快從Apple與三星的下一代智慧型手機中取得Exynos 8 SoC或Snapdragon 820 SoC，好讓我們一窺第二代14nm LPP制程節(jié)點的變化。