技術(shù)分析：時(shí)鐘寬帶GSPS JESD204B ADC

　　隨著使用多模數(shù)轉(zhuǎn)換器(ADC)的高速信號(hào)采集應(yīng)用的復(fù)雜性提高，每個(gè)轉(zhuǎn)換器互補(bǔ)時(shí)鐘解決方案將決定動(dòng)態(tài)范圍和系統(tǒng)的潛在能力。 隨著新興每秒一千兆樣本(GSPS) ADC的采樣速率和輸入帶寬提高，系統(tǒng)的分布式采樣時(shí)鐘的能力和性能變得至關(guān)重要。 以高頻測(cè)量為目標(biāo)的系統(tǒng)解決方案，例如電氣測(cè)量?jī)x器儀表和多轉(zhuǎn)換器陣列應(yīng)用，將需要尖端的時(shí)鐘解決方案。

　　選擇專門(mén)的輔助時(shí)鐘解決方案對(duì)防止ADC動(dòng)態(tài)范圍受限非常重要。 根據(jù)目標(biāo)輸入帶寬和頻率，時(shí)鐘抖動(dòng)可能會(huì)反過(guò)來(lái)限制ADC的性能。 轉(zhuǎn)換器的高速JESD204B串行接口的低抖動(dòng)和相位噪聲、分配鏈路和對(duì)齊能力都是對(duì)優(yōu)化系統(tǒng)性能極其重要的時(shí)鐘屬性。

　　支持帶JESD204B輸出ADC的多通道低抖動(dòng)GHz時(shí)鐘解決方案繼續(xù)在業(yè)內(nèi)激增。 設(shè)計(jì)工程師問(wèn)我們?cè)撊绾螢槠銰SPS ADC選擇合適的時(shí)鐘解決方案。 下面就是答案和對(duì)與將時(shí)鐘解決方案與特殊ADC配對(duì)產(chǎn)生的技術(shù)影響相關(guān)的部分常見(jiàn)討論的分析。

　　第2或第3奈奎斯特頻率區(qū)域?qū)拵SPS ADC使用高輸入頻率需要較低的抖動(dòng)和高速時(shí)鐘。 時(shí)鐘抖動(dòng)對(duì)ADC性能有什么影響?

　　由于采用GSPS ADC和直接RF采樣的系統(tǒng)中使用高頻率輸入信號(hào)，因此時(shí)鐘抖動(dòng)對(duì)系統(tǒng)性能的影響越來(lái)越大。 固定量的時(shí)鐘抖動(dòng)可能不會(huì)對(duì)具有低頻輸入的系統(tǒng)性能產(chǎn)生限制。 隨著ADC輸入頻率提高，相同固定量的時(shí)鐘抖動(dòng)會(huì)對(duì)系統(tǒng)的信噪比(SNR)產(chǎn)生影響。 ADC的SNR定義為信號(hào)功率或噪聲與輸入ADC的總非信號(hào)功率的對(duì)數(shù)比。

　　在較高頻率下對(duì)快速上升時(shí)間信號(hào)進(jìn)行采樣時(shí)，具有已知量時(shí)鐘抖動(dòng)的ADC采樣時(shí)刻將產(chǎn)生更大或更模糊的采樣電壓增量(dV)。 這是因?yàn)?，高頻信號(hào)的壓擺率比低頻信號(hào)大。 圖1所示為這種關(guān)系的一個(gè)示例：

　　圖1

　　ADC時(shí)鐘出現(xiàn)固定量的時(shí)鐘抖動(dòng)(dt)后，更高頻率的輸入信號(hào)將具有一個(gè)更大的采樣電壓誤差dV，此誤差與更低頻率的輸入信號(hào)相關(guān)聯(lián)。 這會(huì)對(duì)ADC的動(dòng)態(tài)范圍能力產(chǎn)生直接影響。

　　峰峰值和rms(均方根即平方)抖動(dòng)之間的區(qū)別是什么?

　　時(shí)鐘信號(hào)有兩類抖動(dòng)會(huì)直接影響ADC的性能： 隨機(jī)抖動(dòng)(RJ)和確定性抖動(dòng)(DJ)。 確定性抖動(dòng)源自一個(gè)可識(shí)別的干擾信號(hào)，其幅度大小是有界的。 它由所有其他無(wú)用信號(hào)特性產(chǎn)生，這些特性包括串?dāng)_、電磁干擾(EMI)輻射、電源噪聲以及同步開(kāi)關(guān)等周期性調(diào)制。 確定性抖動(dòng)在時(shí)鐘信號(hào)上將表現(xiàn)為雜散信號(hào)。 這些無(wú)用信號(hào)還會(huì)在ADC產(chǎn)生的數(shù)字頻譜上表現(xiàn)為雜散信號(hào)。

　　隨機(jī)抖動(dòng)的大小沒(méi)有界，而且是高斯抖動(dòng)。 它可由較不可預(yù)測(cè)的影響產(chǎn)生，例如溫度和小型半導(dǎo)體工藝變化。 如果ADC采樣時(shí)鐘上存在足夠的隨機(jī)抖動(dòng)，則可能提高數(shù)據(jù)轉(zhuǎn)換器上的噪聲頻譜密度(NSD)。 將每個(gè)RJ和DJ均方根的大小(RSS)相加便可以確定全部抖動(dòng)對(duì)ADC采樣時(shí)鐘的影響。

　　典型時(shí)鐘信號(hào)上的隨機(jī)抖動(dòng)大小直方圖應(yīng)為完全正常的高斯分布。 抖動(dòng)的任何附加確定性分量都將產(chǎn)生雙峰分布。 通過(guò)進(jìn)行大量時(shí)序測(cè)量并確定最小和最大的抖動(dòng)偏差，可測(cè)量峰峰值抖動(dòng)。 隨著更多測(cè)量的進(jìn)行，最小和最大抖動(dòng)將最終繼續(xù)擴(kuò)大絕對(duì)峰峰值。 有效的測(cè)量必須是固定的時(shí)間和測(cè)量樣本數(shù)量。 因此，絕對(duì)峰峰抖動(dòng)值并不是特別有用，除非是基于標(biāo)準(zhǔn)偏差已知的高斯分布。

　　均方根抖動(dòng)是高斯曲線內(nèi)一個(gè)標(biāo)準(zhǔn)偏差的值。 即使被測(cè)樣本大小增加，該值也幾乎不會(huì)變化。 這也意味著，均方根抖動(dòng)值比峰峰抖動(dòng)值更有意義，并且更易測(cè)量。 要使均方根抖動(dòng)的大小有意義，總抖動(dòng)必須是高斯分布。 變形的高斯分布圖表示存在確定性抖動(dòng)分量。 如果可能，應(yīng)識(shí)別出確定性抖動(dòng)分量的根本原因并將其緩和或消除。

　　圖2

　　盡管一個(gè)理想時(shí)鐘信號(hào)的所有功率均應(yīng)在單個(gè)頻點(diǎn)內(nèi)，但實(shí)際的時(shí)鐘解決方案會(huì)有一些“相位噪聲波裙”大小。 只有隨機(jī)抖動(dòng)的時(shí)鐘信號(hào)將形成高斯分布。 任何確定性抖動(dòng)都將使理想的高斯分布圖變形。 曲線上任意點(diǎn)的相位噪聲功率可從F0處的峰值到F0 + Fm處的目標(biāo)頻點(diǎn)測(cè)得。

　　ADC的輸入時(shí)鐘抖動(dòng)將如何降低SNR和NSD的性能?

　　ADC的NSD是轉(zhuǎn)換器的主要性能指標(biāo)之一。 NSD定義單位帶寬條件下的整個(gè)噪聲功率(在相應(yīng)ADC采樣頻率(fS)采樣)。 NSD是ADC的滿量程信噪比(SNRFS)與任意時(shí)鐘抖動(dòng)下降和噪聲分布于頻譜的奈奎斯特帶寬(fS/2)的函數(shù)。 任意采樣時(shí)間誤差都將導(dǎo)致噪聲信號(hào)功率的某些部分下降。

　　隨著時(shí)鐘抖動(dòng)增加，目標(biāo)采樣信號(hào)功率的某些部分將以快速傅里葉變換(FFT)散布到其分立頻點(diǎn)外，隨后將變?yōu)樵肼暪β实囊徊糠帧?nbsp;這是因?yàn)闀r(shí)鐘信號(hào)相位噪聲附近的信號(hào)的采樣時(shí)間不理想。 圖2顯示了相位噪聲“波裙”如何從頻域中的理想目標(biāo)信號(hào)泄放功率的直觀示例。

　　圖3

　　以1 GSPS工作的ADC的理想NSD性能受rms編碼時(shí)鐘抖動(dòng)限制。 時(shí)鐘的均方根抖動(dòng)可能會(huì)限制ADC在更高輸入頻率下的動(dòng)態(tài)范圍。

　　要得到ADC的總SNR下降值，應(yīng)計(jì)算抖動(dòng)噪聲功率和ADC在目標(biāo)信號(hào)頻率下的標(biāo)準(zhǔn)SNR的和的平方根。 當(dāng)ADC采樣時(shí)鐘抖動(dòng)足夠低時(shí)，SNRadc = SNR下降，因?yàn)檗D(zhuǎn)換器的內(nèi)部孔徑抖動(dòng)和非線性將限制其SNR。 相反地，抖動(dòng)逐漸增大的采樣時(shí)鐘將最終變成ADC SNR性能的限制因素。 這會(huì)越來(lái)越明顯，因?yàn)槟繕?biāo)信號(hào)的頻率更高。 所有可實(shí)現(xiàn)ADC的輸出噪聲受SNR性能限制。 隨著輸入電平增大或減小，抖動(dòng)噪聲分量將相應(yīng)地變化。

　　ADC的NSD可通過(guò)將ADC的滿量程輸入功率減去噪聲功率的SNR下降值計(jì)算出，SNR下降值是奈奎斯特頻率的函數(shù)。 通過(guò)下式可得出此值。

　　NSDADC = PowerADC_FS– SNR下降(dBFS) – 10log(fS/2)

　　圖4

　　此圖顯示了一個(gè)14位寬帶轉(zhuǎn)換器，該轉(zhuǎn)換器在低模擬輸入頻率(<100 MHz)下被內(nèi)部ADC量化和線性限制為–155 dBFS/Hz NSD，無(wú)論外部均方根時(shí)鐘抖動(dòng)是否達(dá)到200 fs。 這種情況下，系統(tǒng)時(shí)鐘抖動(dòng)將根據(jù)其均方根幅度確定高模擬輸入頻率(>100 MHz)下的NSD性能。