三星3D V-NAND 32層對48層 僅僅是垂直層面的擴(kuò)展？

　　三星公司已經(jīng)開始量產(chǎn)其48層(即單NAND內(nèi)48層單元，屬于第三代升級技術(shù))3D V-NAND芯片，預(yù)計其將被用于SSD T3(mSATA接口加850 EVO V2)、NVMe SSD(PM971-NVMe)以及企業(yè)級SSD(PM1633a)等SSD產(chǎn)品。在各設(shè)備當(dāng)中，將包含大量48層3D V-NAND存儲芯片且通過引線鍵合技術(shù)實現(xiàn)彼此堆疊。三星公司在48層3D V-NAND芯片中集成了512 GB存儲單元，意味著每個NAND晶片為32 GB容量(256 Gb)。三星的32層(第二代方案)3D V-NAND晶片則為10.67 GB容量(85.33 Gb)。因此，第二代與第三代3D V-NAND設(shè)備之間到底存在哪些差別?是否單純只是將單元層數(shù)由32提升到48?

　　對此，我們對兩款設(shè)備進(jìn)行深入剖析，著眼于單元架構(gòu)、材質(zhì)、布局以及封裝等角度。下面來看分析結(jié)論：

　　存儲密度與晶片平面圖

　　圖一所示為16 48層3D V-NAND晶片，MCP(即多芯片封裝)內(nèi)包含雙F-Chips。48層的裸片效率顯然更高。32層3D V-NAND晶片面積為84.3平方毫米，而48層3D V-NAND晶片則為99.8平方毫米，意味著其長度較上代方案提升17.3%(如圖二所示)。每單元晶片存儲密度則提升至2.57 Gb每平方毫米。而目前最頂級的高密度2D平面NAND設(shè)備為東芝的15納米TLC NAND，具體水平為1.28 Gb每平方毫米。二者之間的最大差異在于：1)平面(NAND存儲陣列)區(qū)，2)位線開關(guān)與頁緩沖區(qū)，3)邏輯與外圍區(qū)以及4)加入F-Chips。每塊晶片分為兩層。NAND存儲陣列區(qū)由原本的48.9平方毫米增加至68.7平方毫米，提升為40.3%。而位線開關(guān)電路則與32層方案保持一致，不過頁面緩沖區(qū)則縮小了20%。邏輯與外圍電路面積減少34.8%。換言之，三星方面大幅削減了頁緩沖與周邊區(qū)面積，從而使其在存儲密度與晶片效率方面得到提升。另外，16層堆疊設(shè)計中的晶片厚度也由132微米降低至36微米。

　　圖一，三星48層3D V-NAND設(shè)備，采用16層垂直堆疊NAND晶片與雙F-Chips，拆機圖片。

　　圖二，32層與48層3D V-NAND對比。

　　F-Chip閃亮登場

　　三星公司在去年的ISSCC2015大會上首公宣布將F-Chip嵌入至其NAND閃存封裝當(dāng)中?？傮w來講，SSD硬件架構(gòu)是由存儲控制器、NAND閃存與DRAM所共同構(gòu)成。

　　F-Chip負(fù)責(zé)在存儲控制器之間的I/O總線上實現(xiàn)點對點拓?fù)洌硗釬-Chip還會對通道內(nèi)的不必要反射進(jìn)行緩沖。另外，F(xiàn)-Chip在其與NAND設(shè)備之間建立了兩套內(nèi)部I/O總線，從而降低F-Chip到NAND接口的容量負(fù)載。另外，其支持再定時模式，旨在從存儲控制器中將I/O信號傳輸至NAND設(shè)備。

　　再有，F(xiàn)-Chip亦改善了NAND設(shè)備與異步接口中出現(xiàn)的時序容限所引發(fā)的定時不穩(wěn)狀況。單一F-Chip接入八塊V-NAND晶片，意味著雙F-Chips可嵌入至16晶片封裝內(nèi)。圖三所示為從MCP中分離出來的F-Chip，其中包含ROM、DC發(fā)電、CMD譯碼器、數(shù)據(jù)路徑、TX/RX以及引線接合盤等電路元件。F-Chip晶片面積為0.057平方毫米。

　　圖三，從三星48層3D V-NAND MCP中拆分出來的F-Chip晶片。

　　存儲單元陣列結(jié)構(gòu)與架構(gòu)

　　相較于第二代32層3D V-NAND，第三代48層3D V-NAND單元結(jié)構(gòu)擁有更高單元門數(shù)量，這意味著進(jìn)程整合所帶來的要求與控制性將更具挑戰(zhàn)。硅通孔與CSL(即公共源線)溝槽蝕刻工藝的長寬比約為33比26，高于32層3D V-NAND設(shè)備。另外其采用基于鋁質(zhì)材料的高k介質(zhì)電阻擋層以及CTF(電荷捕獲閃存存儲)或者CTL(電荷捕獲層)。

　　選擇晶體管則包括SSL(串選擇線)與GSL(接地選擇線)，擬柵極與位線帶設(shè)計與上代方案保持一致，不過SEG(硅外延延伸)高度則得以削減。32層3D V-NAND設(shè)備擁有三金屬層，而48層3D V-NAND則擁有四金屬層。額外的這一金屬層(通常被稱為M0)被添加至CSL/MC層上，這可能是為了進(jìn)一步提升單元設(shè)計效率。

　　成本考量：1y納米2D與48層3D V-NAND

　　對于16納米或15納米的1y級別MLC/TLC NAND設(shè)備，其制程整合在存儲單元陣列與周邊區(qū)域之上，包括阱/活動/隔離(SA-STI，自對準(zhǔn)STI)形式;單元FG/CG與外圍門形式;以及接觸與互連(金屬與通孔)形式。當(dāng)然，DPT(雙圖案化技術(shù))或者QPT(四圖案化技術(shù))等圖案化方案以及氣隙制程實現(xiàn)活動、字線與位線模式的作法也存在于2D平面NAND產(chǎn)品的制造流程當(dāng)中。對于1y納米級別的2D平面NAND設(shè)備，NAND制造商往往會使用40到45個掩模層，意味著其需要40到45次光刻步驟才能將設(shè)備集成在硅晶圓之上。

　　另一方面，32層3D V-NAND設(shè)備則采用垂直硅通孔技術(shù)(簡稱CHT)與20納米位線半間距(配合DPT)，意味著其需要50層掩模以反復(fù)調(diào)整具體圖案，從而保證存儲陣列周邊位置的通孔能夠使各層確切連接。盡管48層3D V-NAND的存儲單元結(jié)構(gòu)/材質(zhì)與單元設(shè)計同32層3D V-NAND一樣，但更高的門堆疊數(shù)量與蝕刻步驟會給吞吐量、良品率及產(chǎn)量控制帶來難題。隨著各大主流NAND廠商積極投入于48層、64層、96層甚至是128層3D NAND產(chǎn)品制造并持續(xù)提升產(chǎn)量，相信NAND存儲方案的使用成本將通過3D NAND架構(gòu)的規(guī)模擴(kuò)展而不斷降低。

　　未來NAND閃存存儲技術(shù)

　　相信未來幾年中，2D設(shè)備將與3D NAND并行存在。然而，2D NAND的制程工藝已經(jīng)基本達(dá)到了極限，且三星、東芝、SanDisk、美光、英特爾以及SK-海力士等主流廠商都開始探索利用通孔機制將多層NAND構(gòu)成3D形式。一旦可堆疊的單元門數(shù)量進(jìn)一步提升，則有望帶來更高存儲密度、更強性能、更理想的可靠性以及更低功率水平。截至目前，三星32層與48層3D V-NAND產(chǎn)品與美光/英特爾32層3D NAND產(chǎn)品已經(jīng)正式投放商業(yè)市場。

　　東芝、SanDisk與SK-海力士的3D NAND設(shè)備尚未全面發(fā)布，意味著其在邁入3D NAND主流廠商的道路上顯得有些遲鈍。三星公司的頂級32層與48層3D V-NAND設(shè)備基于電荷捕捉閃存(簡稱CTF)存儲架構(gòu)(或者電荷捕捉層，簡稱CTL)，配備有高k介質(zhì)阻擋層與金屬門。CTL屬于非導(dǎo)電層，采用氮化物等材質(zhì)充當(dāng)絕緣體，并配合其它存儲單元功能以降低單元之間的干擾，從而控制錯誤數(shù)量并提升可靠性。由于 3D V-NAND單元對單元間干擾并不敏感，因此能夠顯著提升數(shù)據(jù)寫入速度，從而帶來更理想的性能。其制程步驟數(shù)量已經(jīng)大大降低，且功耗水平也因此得到有效控制。48層3D NAND在使用成本曲線上較32層方案更接近2D閃存。而未來幾年內(nèi)可能陸續(xù)推出的64層、96層甚至是128層3D NAND則可能受到多晶硅溝槽遷移率、光蝕刻加工能力以及良品率/產(chǎn)量控制等因素的影響而導(dǎo)致產(chǎn)能不高。

　　那么現(xiàn)在讓我們回歸最初的疑問：三星48層3D V-NAND是否只是對32層方案的單純垂直擴(kuò)展?答案是否定的。除了垂直擴(kuò)展，新一代技術(shù)還提升了單元性能效率，嵌入F-Chip并將邏輯與周邊區(qū)面積降低30%以上，同時添加新的金屬層以提升晶片效率。很明顯，3D V-NAND已經(jīng)開始全面迎來成熟期。