PCIe 4.0即將跨出實(shí)驗(yàn)室

　　盡管PCI Express (PCIe) 4.0訴求16GT/s傳輸速率的規(guī)格要到明年才底定，但已有幾款采用PCIe 4.0架構(gòu)的晶片即將投片。一旦PCIe 4.0版的所有細(xì)節(jié)發(fā)布，PCI SIG組織的目標(biāo)將積極展開傳輸速率高達(dá)25或32GT/s的5.0新版任務(wù)。

　　在日前于加州舉行的PCI SIG年度開發(fā)者大會(huì)上，包括Cadence、PLDA和Synopsys等業(yè)界廠商展示其PCIe 4.0實(shí)體層、控制器、交換器以及其他IP模組等產(chǎn)品規(guī)劃，包括一款采用PCIe 4.0規(guī)格的100 Gbit/s Infiniband交換器晶片。

　　下一代5.0傳輸規(guī)格：25或32 Gbits/s?

　　從PCI SIG批準(zhǔn)最近的標(biāo)準(zhǔn)——8GT/s傳輸速率的PCIe 3.0版，已經(jīng)有6年多的時(shí)間了。在展開4.0版本時(shí)，PCI SIG認(rèn)為它應(yīng)該會(huì)是最后一版采用銅纜的晶片至晶片互連規(guī)格了。然而，從那時(shí)起，乙太網(wǎng)路(Ethernet)與Fiber Channel陣營(yíng)分別將銅互連技術(shù)推向了25和32 Gbits/s的傳輸速率。

　　“我們知道必須推進(jìn)PCIe至下一代，只是還需要解決一些細(xì)節(jié)，”PCI SIG主席Al Yanes表示。

　　Cadence展示其Mellanox 100G Infiniband交換器晶片(左)，采用PCIe 4.0跨越背板(中央)連接至控制器(紅色PCB右側(cè))

　　“我們不能再玩編碼的把戲了，”Yanes指出，相較于前一代采用的8b/10b編碼技術(shù)，3.0版采用更高效的128b/130b編碼機(jī)制。“但再進(jìn)一步升級(jí)至256b編碼方案，除了頻率提高以外，并不能帶來更多功能。”

　　需求就來自于普遍的預(yù)期。例如，網(wǎng)卡已經(jīng)達(dá)到100Gbit/s的速率，接下來將會(huì)需要更快速的晶片互連，就像下一代繪圖處理器與固態(tài)硬碟(SSD)一樣。

　　對(duì)于擁有732家公司成員的組織來說，要建立一個(gè)適于從智慧型手機(jī)到超級(jí)電腦等一切應(yīng)用的標(biāo)準(zhǔn)并不容易。隨著資料速率增加以及訊號(hào)余裕縮漸，推出新版PCIe之間的時(shí)間已經(jīng)從3年延長(zhǎng)到7年了。

　　搭載PCIe 4.0介面規(guī)格的幾款晶片即將投片，Mellanox的交換機(jī)晶片就是其中之一

　　法國公司PLDA展示采用其FPGA交換機(jī)晶片的PCIe 4.0測(cè)試板

　　PCIe 4.0踏出第一步

　　0.7版的PCIe 4.0標(biāo)準(zhǔn)目前正在審核中，預(yù)計(jì)在下個(gè)月完成。接下來，工程師將針對(duì)0.9版展開一連串的實(shí)驗(yàn)室測(cè)試，以驗(yàn)證該規(guī)格的所有功能和參數(shù)。預(yù)計(jì)在2017年4月完成1.0標(biāo)準(zhǔn)。

　　該組織在一年前指出，希望能在2015年底前完成0.7草案中，并使其成為包含各種新功能的最后一個(gè)版本。“要讓組織中的所有成員具有共識(shí)，所花的時(shí)間比預(yù)期的更久，”Yanes表示。

　　在核準(zhǔn)的功能中特別棘手的是所謂的“通道建模”(channel modelling)，它可以讓系統(tǒng)工程師檢查眼圖以及確認(rèn)互連的每一通道，以掌握其設(shè)計(jì)存在多少余量。

　　“4.0規(guī)格已經(jīng)存在很長(zhǎng)一段時(shí)間了。我們有許多客戶準(zhǔn)備在今秋投片采用這一介面規(guī)格的產(chǎn)品，因?yàn)樗麄冎滥壳暗?.7版草案已經(jīng)夠好了，”Synopsys IP部門產(chǎn)品行銷經(jīng)理Scott Knowlton表示。

　　Cadence和Synopsys展示執(zhí)行于其工作站IP功能區(qū)塊的PCIe 4.0通道建模特性

　　“我們有一個(gè)客戶最近投片串列解串器(serdes)，他們覺得已經(jīng)等待夠久了，不能錯(cuò)過這一市場(chǎng)，因此，相關(guān)產(chǎn)品很快就能在市場(chǎng)上看到，相容性計(jì)劃也將隨之而來，”Cadence IP部門的一位PCI專家Arif Khan表示。

　　在今年稍早，IBM宣布其下一代伺服器處理器Power9的規(guī)格，其中包括計(jì)劃支援PCIe 4.0。

　　為了達(dá)到更快的數(shù)據(jù)速率，4.0版的傳輸距離必須有所折衷，約為12-14英寸。因此，在3.0版開始普遍的重定時(shí)器(retimer)與訊號(hào)中繼器(redriver)將會(huì)更加被廣泛使用。

　　在此次大會(huì)上，Cadence和Synopsys都展示了可用于晶片IP功能區(qū)塊的通道建模功能。Cadence的晶片采用16nm FinFET制程，而Synopsys則宣稱其功能區(qū)塊可較前一代PCI功能區(qū)塊降低達(dá)20%的延遲，面積也減少了15%。

　　Pericom展示PCIe用12 Gbit/s訊號(hào)中繼器，成本約為重定時(shí)器的四分之一，該公司并預(yù)計(jì)要再過一、兩年才可看到16 Gbit/s規(guī)格的新款訊號(hào)中繼器