利用ATE集成解決方案應對下一代芯片測試平臺需求

一般來說，測試設備占地面積大，功耗大，并產(chǎn)生很大的熱量需要及時冷卻，自動測試設備的機械結構、功耗以及設備制冷都需要很高的成本。如果能把ATE的多種功能高度集成到一塊芯片上，就能大大降低上述成本。通過這種高度集成，還能減少使用的元器件數(shù)目、PCB板面積、電源消耗、組裝調(diào)試成本以及失效率。

典型ATE系統(tǒng)測試程序一般由手動開發(fā)或通過CAD工具自動生成，測試程序被裝入到ATE系統(tǒng)以下幾個部分：

● 向量存儲器：用來存儲向量數(shù)據(jù)

● 向量發(fā)生器：用來控制高速向量發(fā)生

● 時序發(fā)生器：用來產(chǎn)生高速精確的時鐘邊沿

● 波形格式發(fā)生器：用來把向量數(shù)據(jù)和時序信息與一定的波形格式組合起來生成實際的波形

● 錯誤處理器：用來判斷測試中被測芯片的好壞

● 管腳電平發(fā)生：用于提供適當?shù)腎/O電平

● 電源控制：用于給被測芯片供電

● 其它必要的模擬儀器

現(xiàn)在已經(jīng)成功研制出了用于ATE的專用芯片以達到最大的集成度和最好的性能。OmNI芯片就是所謂的tester-on-a-chip,它能夠提供一個完整數(shù)字測試系統(tǒng)的所有功能。Omni包含有向量發(fā)生、時序發(fā)生、波形格式發(fā)生、錯誤處理器等功能，擁有48個測試通道，另外還有兩個依靠某種特殊CMOS實現(xiàn)的功能通道，用于提供精確的電源。

高度集成的挑戰(zhàn)

把向量發(fā)生的功能集成到一塊CMOS芯片上比較容易理解，因為向量發(fā)生器能很容易地用Verilog語言來描述，很方便地用數(shù)字電路實現(xiàn)并集成到現(xiàn)代CMOS專用集成電路中。比較復雜的是時序基準的實現(xiàn)，它是時序發(fā)生電路的基本模塊，一般都依靠高精度低抖動和噪聲模擬電路來實現(xiàn)。

Sapphire D-10可以應對微處理器、無線基帶、顯示驅(qū)動控制器及低成本消費類混合信號器件的低成本測試的需求。

時序基準的傳統(tǒng)實現(xiàn)方法是把電壓ramp信號和一個數(shù)模轉換輸入到一個模擬比較器進行比較而產(chǎn)生相應的時間。近年來，業(yè)界一般通過DLL和PLL來實現(xiàn)時序基準。以上兩種做法都要消耗大量的電源，也很難做到高集成度。把時序基準放到另外一塊芯片中也不是可行的方案，因為系統(tǒng)使用的芯片數(shù)目將大幅增加，而且不同芯片之間的連線也不易實現(xiàn)，因為每一個時序基準都需要幾乎10個數(shù)字信號來控制。如果只把向量發(fā)生和時序發(fā)生設計到一塊專用芯片里面，那么該芯片與外部時序基準的連線將很快超過當今倒裝芯片封裝所能支持的最大管腳數(shù)目。

ATE集成解決方案

最好的解決方案就是把模擬時序基準與數(shù)字部分集成到同一塊芯片當中。這種獨特的ATE芯片已被研發(fā)出來，它有全面的向量發(fā)生功能，包含50個時序發(fā)生通道，能夠測試存儲器和各種數(shù)字芯片。每一個時序發(fā)生通道能夠產(chǎn)生4個驅(qū)動沿和4個比較沿，并可以通過軟件來控制系統(tǒng)時鐘與時序基準的延時。400個時序基準需要非常獨特的結構才能達到系統(tǒng)功耗和精度的需要。

Omni芯片所包含的指令存儲器大小為2048×512位，它與傳統(tǒng)的存儲器和數(shù)字ATE一樣擁有操作數(shù)和操作碼，還能完全支持匹配跳轉、套嵌循環(huán)、套嵌子程序調(diào)用等功能。指令存儲器和定制處理器獨立控制著6個40位算法地址計數(shù)器。地址計數(shù)器被配置為16位X地址、16位Y地址和8位Z地址，并能實時切換。依靠指令存儲器的控制，地址計數(shù)器能獨立地進行加N、減N、裝載、求補、保存等不同操作。它還有兩個完整的算法數(shù)據(jù)發(fā)生器，為存儲器芯片測試提供驅(qū)動和比較數(shù)據(jù)。其輸出在被送到測試通道之前要先經(jīng)過一個拓補倒置存儲器，指令存儲器和定制處理器還能控制外部向量存儲器產(chǎn)生數(shù)字、微處理器及SoC芯片測試所需的數(shù)字向量。

該芯片中間是向量發(fā)生器。這個100MHz數(shù)字電路是一個擁有512位指令字的專用處理器，可以滿足存儲器和數(shù)字芯片測試的需要。左邊和右邊各是25個相同的400MHz測試通道電路，包含了時序、格式、校準以及錯誤處理等電路模塊，可產(chǎn)生400Mbps的數(shù)據(jù)。每50個測試通道有8個時序基準，以應對400個時序邊沿的需要。

每個時序基準都由5位納秒級、5位皮秒級以及一個用于校準外部偏移的校準存儲器構成。通道時序系統(tǒng)的數(shù)字電路系統(tǒng)決定了電路觸發(fā)和7位延時數(shù)值，延時數(shù)值就是128×10校準RAM的地址，校準RAM輸出的10位數(shù)據(jù)用來選擇產(chǎn)生所需延時最好的納秒級和皮秒級組合。校準過程中，所有的納秒級和皮秒級實際延時單元都將被測量和分析，用于決定最好的延時產(chǎn)生方案。這些方案被存儲到同一塊板上的Flash存儲器里面，每次上電時都被會裝載到校準存儲。校準存儲器的另一個優(yōu)點是大塊數(shù)字電路產(chǎn)生的周期性噪聲(比如時鐘樹)能在校準過程中減少。

高度集成ATE硬件結構可成功應對下一代芯片測試對測試平臺的需求。直到現(xiàn)在，功能和性能需要的組合仍然阻礙著數(shù)字測試系統(tǒng)單芯片實現(xiàn)方案的出現(xiàn)。不過依靠先進的ASIC設計技術和創(chuàng)新時序基準結構，單一一塊ASIC設計已能夠解決當今ATE對性能和功能的廣泛需求。這里所介紹的Omni結構是實現(xiàn)高集成度和低成本ATE的一個重大進步，Omni集成了數(shù)字、存儲器以及SoC芯片測試所需的一整套測試儀器件模塊。時序基準的游標尺結構提供了一個低功耗和標準CMOS解決方案，而且不會犧牲精度。Omni芯片已被成功應用到科利登Kalos2存儲器測試系統(tǒng)和Sapphire D-10低成本多site芯片測試平臺上。