用于多站點(diǎn)并行測(cè)試的 ACS集成測(cè)試系統(tǒng)（一）

圖1. 此例中的ACS集成測(cè)試系統(tǒng)配置為并行、多站點(diǎn) 測(cè)試，非常適于這些應(yīng)用： • 多站點(diǎn)參數(shù)管芯分選 • 多站點(diǎn)晶圓級(jí)可靠性測(cè)試 • 多站點(diǎn)小規(guī)模模擬功能測(cè)試

行業(yè)面臨的挑戰(zhàn)

測(cè)試成本被視為未來(lái)先進(jìn)半導(dǎo)體的 首要挑戰(zhàn)。對(duì)測(cè)試成本和測(cè)試系統(tǒng)購(gòu)置成本影響最大的是測(cè)試系統(tǒng)吞吐量。不 論什么具體應(yīng)用，并行測(cè)試都最大程度 改善了晶圓上測(cè)試的吞吐量公式。這是 因?yàn)榇蟛糠珠_銷用在了移動(dòng)探針或者將 探針重新定位至下一個(gè)測(cè)試站點(diǎn)。開銷包括了探測(cè)器和耗材(例如探針卡)的 成本和維護(hù)。最重要的是如何最大程度 利用這些投入。提高測(cè)試儀的吞吐量能 顯著降低測(cè)試成本，縮短產(chǎn)品面市時(shí)間。

解決方案的理念

首先，考慮被測(cè)器件(DUT)。DUT常 常包含大量待測(cè)元素。在順序測(cè)試架構(gòu)中， 無(wú)論測(cè)試多么簡(jiǎn)單的元素都會(huì)增加總測(cè)試 時(shí)間。如果兩個(gè)相同元素可以并行測(cè)試，甚至更好的情況是，如果物理位置相鄰的 兩顆相同芯片(如圖2所示)可以并行測(cè)試，那么測(cè)試總吞吐量將翻番。不僅測(cè)試 儀吞吐量翻番，而且探針移動(dòng)次數(shù)也減半， 進(jìn)而顯著提高了測(cè)試系統(tǒng)吞吐量。 非常重要的是重視芯片間可能出現(xiàn)的 寄生效應(yīng)。例如，通過(guò)晶圓基底的耦合可能需要順序執(zhí)行一些低電流測(cè)試。非常幸 運(yùn)的是，多數(shù)測(cè)試不涉及低電流。 管理測(cè)試成本的另一個(gè)關(guān)鍵是考慮使 用現(xiàn)有或常規(guī)探測(cè)方案。例如，常規(guī)探針 卡能用于探測(cè)圖2中兩個(gè)芯片的20個(gè)引腳。 此原理可以擴(kuò)展至更大數(shù)量的芯片，同時(shí)繼續(xù)使用現(xiàn)有的探測(cè)技術(shù)。

圖2. 并列的兩個(gè)小芯片站在常規(guī)探針卡容易到達(dá)的范 圍。在此情況下，可以并行測(cè)試每顆芯片中的兩個(gè)FET， 因而總吞吐量提高了400%。