為ASIC和SoC選擇最優(yōu)嵌入式存儲(chǔ)器IP

存儲(chǔ)器塊作為靜態(tài)RAM對(duì)待。

作為可獲得許可IP,1T SRAM可從晶圓代工廠獲得。但是，由于某些此類IP需要額外掩膜層(除標(biāo)準(zhǔn)CMOS層外)，增加了晶圓成本，因而限制了晶圓代工廠的可選制造空間。為使額外的晶圓加工成本物有所值，芯片上采用的總DRAM陣列大小，通常必須大于50%的芯片空間。大部分可用DRAM宏均為硬宏單元，大小、長(zhǎng)寬比以及接口的可選空間有限。

有一種單晶體管SRAM的特殊變體，采用了可通過(guò)標(biāo)準(zhǔn)批量CMOS流程制造的架構(gòu)，因此，它既無(wú)需修改掩膜，也無(wú)需額外的流程步驟。此類IP宏塊具有更高的成本效益(流程成本可節(jié)省15-20%)，并且可在任何工廠進(jìn)行加工，也可出于成本或生產(chǎn)能力等原因，改換加工工廠。這種解決方案提供了多種尺寸、長(zhǎng)寬比和接口，可逐一指定相應(yīng)的存儲(chǔ)器編譯器。對(duì)于系統(tǒng)的其余部分來(lái)說(shuō)，生成的存儲(chǔ)器塊接口看起來(lái)就像靜態(tài)RAM,但其密度(位/單元空間)是基于6T存儲(chǔ)單元的存儲(chǔ)器陣列的2倍(經(jīng)過(guò)對(duì)作為空間計(jì)算一部分的全部支持電路的平均)。對(duì)于大型存儲(chǔ)器陣列來(lái)說(shuō)，支持電路所需全部空間所占百分比較小，存儲(chǔ)器塊的空間利用率也更高。

存儲(chǔ)器編譯器工具

嵌入式存儲(chǔ)器編譯器的職責(zé)是，針對(duì)特定存儲(chǔ)器應(yīng)用程序的確切需求，量身定做基本的IP存儲(chǔ)器宏單元。若適用范圍足夠廣，編譯器可允許設(shè)計(jì)師選擇最優(yōu)架構(gòu)，自動(dòng)生成存儲(chǔ)器陣列，并精確確定優(yōu)化程序所需的速度、密度、功率、成本、可靠性以及大小等因素。通過(guò)編譯器的自動(dòng)化操作，可降低非經(jīng)常性工程成本，并可減少手動(dòng)陣列優(yōu)化相關(guān)的潛在錯(cuò)誤。編譯器不但可使客戶的內(nèi)核大小、接口以及長(zhǎng)寬比均達(dá)到最理想數(shù)值，而且還可幫助他們最大限度地縮短上市時(shí)間。作為編譯流程的一部分，編譯器還可向設(shè)計(jì)師提供存儲(chǔ)器陣列的電氣、物理、仿真(Verilog)、BIST/DFT模型以及綜合視圖。

表2:嵌入式存儲(chǔ)器IP的商業(yè)案例

結(jié)論

為ASIC/SOC選擇最優(yōu)嵌入式存儲(chǔ)器IP是設(shè)計(jì)決策的關(guān)鍵。設(shè)計(jì)師應(yīng)了解適用于其特定應(yīng)用程序的最佳存儲(chǔ)器特性的所有關(guān)鍵參數(shù)，其尋求的存儲(chǔ)器IP應(yīng)具有足夠的適應(yīng)性，可滿足目標(biāo)SoC的各種需求。盡管有現(xiàn)成的免費(fèi)存儲(chǔ)器IP可供使用，但與可為特定應(yīng)用程序提供更好特性的收費(fèi)IP相比，它并不能總是提供最佳解決方案。

經(jīng)過(guò)充分調(diào)試的存儲(chǔ)器IP具有體積小、泄露功率低、動(dòng)態(tài)能耗低、速度快等特點(diǎn)，可使設(shè)計(jì)師的解決方案進(jìn)一步優(yōu)化，不但可在產(chǎn)品的整個(gè)壽命周期內(nèi)，帶來(lái)上百萬(wàn)美元的結(jié)余，而且也使其芯片在競(jìng)爭(zhēng)激烈的ASIC/SOC市場(chǎng)上，得到更好的差異化。