EMCCD相機數(shù)字控制系統(tǒng)的VHDL設(shè)計

得圖6 的結(jié)果。該結(jié)果與TC253在時序要求上是一致的。

4 實測結(jié)果分析與設(shè)計修正

為了使該EMCCD數(shù)字控制系統(tǒng)在實際的硬件電路環(huán)境下也能順利運行。在Altera SOPC Builder 下定制了一個Nios Ⅱ軟核CPU模塊，并在Altera Nios Ⅱ 8.0環(huán)境下設(shè)計了相應(yīng)的C 程序，以便對前面設(shè)計生成的EMCCD數(shù)字控制器進行測試。實際電路板上進行測試與仿真還是有所不同的。發(fā)現(xiàn)有些仿真能順利得到波形但是在將程序下載到實際電路板上之后，程序卻并不運行。需要經(jīng)過一系列的調(diào)整與修改，程序在電路板上才能正常運行，并得到具有正確時序的信號波形。對標準電平的數(shù)字信號，測試時使用的是安捷倫公司生產(chǎn)的1693A 邏輯分析儀，對于驅(qū)動電路輸出的時鐘信號，則使用安捷倫公司生產(chǎn)的MSO6012A 示波器。由于篇幅有限，這里僅給出部分測試波形，如圖7~圖9所示。

圖7為ODB清零模式實測信號波形圖，圖8為幀轉(zhuǎn)移讀出模式垂直轉(zhuǎn)移階段、清零及曝光階段、水平讀出階段的信號波形圖，其中AFE 的驅(qū)動信號波形在圖8(c)中。由于波形的名字顯示太小，看不清楚，故只截取了波形圖，信號名是單獨編輯上去的。通過觀察實測波形，其中垂直轉(zhuǎn)移信號IAG1,IAG2,SAG1,SAG2頻率為1.046 MHz,水平讀出信號SRG1,SRG2及電子倍增信號CMG 頻率為3.125 MHz.這些都符合數(shù)據(jù)手冊上的要求。將實測波形、仿真波形與數(shù)據(jù)手冊上的要求進行對比，說明實測波形時序是正確的。邏輯控制信號經(jīng)FP-GA產(chǎn)生，輸入相應(yīng)驅(qū)動電路，產(chǎn)生控制信號。其中電荷倍增驅(qū)動電路是實現(xiàn)EMCCD器件片上增益功能的關(guān)鍵。

這里采用的是TI公司生產(chǎn)的TC253芯片及該公司推薦的電荷倍增高壓驅(qū)動電路，并進行了一定修改。

由于IAG1,IAG2信號的頻率較高而驅(qū)動電路中三極管的開關(guān)特性非理想，造成了輸出信號的占空比出現(xiàn)一個小的固定偏差。以這個實測的偏差作為時序修正量，在VHDL程序的時鐘生成部分進行少量修改，即可改變FPGA的輸出(亦即驅(qū)動電路輸入)信號的占空比，或者說，預(yù)先對其進行修正;然后利用三極管開啟和關(guān)斷時間的不同，使最后從驅(qū)動電路輸出的時鐘的占空比基本達到50%.這種方法與段帷用硬件電路進行調(diào)整的，電路結(jié)構(gòu)簡單，且易于實現(xiàn)，但調(diào)節(jié)的精度稍差。經(jīng)過時鐘驅(qū)動電路后的部分垂直、水平時鐘信號實測波形如圖9所示，其中，圖9(a)~(c)中波形的縱坐標10 V/div,圖9(d)中則為5 V/div.

圖9(a)中IAG1(上)、IAG2(下)，頻率均為1.046 MHz,IAG1 高電壓為5.3 V,IAG2 高電平為3.1 V,IAG1 低電壓為-6.2 V,IAG2低電壓為-7 V;圖9(b)中SAG1(上)、SAG2(下)，頻率均為1.046 MHz,高電壓均為3.3 V,SAG1 低電壓為-7 V,SAG2 低電壓為-6.9 V;圖9(c)中SRG1(上)、SRG2(下)，頻率均為3.125 MHz,高電壓均為5.0 V,SRG1低電壓為-4.3 V,SRG2低電壓為-5.6 V;圖9(d)中為CMG 的輸出實測波形，頻率為3.125 MHz,高電壓為15 V,低電壓為-3.0 V.這些說明實測信號基本滿足數(shù)據(jù)手冊的要求。波形中的欠阻尼振蕩是因為測試時只接了電容負載而沒有接阻尼電阻。當插入EMCCD后，硬件上將接入一個小的阻尼電阻，將可有效減小這種阻尼振蕩的幅值。

5 結(jié)語

通過對所用EMCCD器件TC253和模擬信號處理器AD9845B的分析，結(jié)合成像系統(tǒng)硬件的具體情況，采用頂層控制底層的VHDL模塊設(shè)計方法，完成了基于FPGA的EMCCD數(shù)字控制系統(tǒng)的設(shè)計與實現(xiàn)工作。仿真和實測的信號波形在邏輯與時序兩方面都完全達到了成像控制與圖像采集系統(tǒng)的控制要求。這說明對基于TC253和AD9845B的EMCCD成像系統(tǒng)的分析及其時鐘信號的VHDL 設(shè)計方法是正確的。另外，在較高頻率下，信號經(jīng)過多級輸出或驅(qū)動電路后，可能會出現(xiàn)時序偏差。采用實測的方法獲得這個偏差，以此作為VHDL信號時序的修正量，實現(xiàn)了時鐘驅(qū)動波形的正確輸出。

這也突顯以VHDL進行FPGA邏輯與時序控制電路設(shè)計的優(yōu)點。