FPGA驗(yàn)證之功能仿真和時(shí)序仿真的區(qū)別與方法

這里我們使用一個(gè)波形發(fā)生器作為例子，來說明如何使用Modelsim對(duì)Quartus II生成的IP Core和相應(yīng)的HDL文件進(jìn)行功能仿真和時(shí)序仿真。這個(gè)例子里面使用到了由Quartus II生成的一個(gè)片上ROM存儲(chǔ)單元。這種存儲(chǔ)單元和RAM一樣，都是基本的FPGA片上存儲(chǔ)單元，在以后的設(shè)計(jì)里面會(huì)經(jīng)常使用到。

功能仿真

(1)在Quartus II中設(shè)置第三方仿真工具，選擇“Assignments-Settings-EDA Tool Settings-Simulation”，選擇“ModelSim-Verilog”。如圖1所示。

圖1 EDA工具設(shè)置

(2)編譯工程。編譯帶有IP Core的工程文件。

(3)編譯完成后會(huì)在工程目錄下生成“simulation-modelsim”的目錄，如圖2所示。其中包含了3個(gè)文件：“.vo”是仿真網(wǎng)表文件，可以用來代替設(shè)計(jì)文件;“.xrf”是Quartus編譯生成的信息文件;“.sdo”是工程延時(shí)信息。

圖2 編譯生成文件(4)加入仿真庫文件。

仿真庫的路徑為“C：alteraquartus50edasim_lib”，包含了如下3個(gè)仿真庫文件。

· 220model.v：帶有用戶原語類型的Quartus自帶的IP核的庫文件。

· altera_mf.v：Quartus自帶的IP核的庫文件。

· cyclone_atoms.v：相應(yīng)系列的器件庫。

在本例中需要添加altera_mf.v，cyclone_atoms.v兩個(gè)庫文件。

(5)將測(cè)試文件粘貼到剛才生成的目錄中，如圖3所示。

圖3 添加測(cè)試文件

(7)打開modelsim。

(8)創(chuàng)建工程并添加源文件，如圖4所示。

圖4 為工程添加源文件(9)編譯工程。結(jié)合庫文件一起進(jìn)行編譯、如圖5和6所示。

圖6 全部編譯后

(10)修改wave.vo文件。將文件中的延時(shí)信息注釋掉，即：

//initial $sdf_annotate("WAVE_v.sdo");

(11)重新編譯wave.vo文件。

時(shí)序仿真

(1)將功能仿真第(10)步中對(duì)wave.vo文件做的注釋改回來，重新進(jìn)行編譯。

(2)重新打開開始仿真對(duì)話框，選擇頂層模塊。

(3)選擇“SDF”選項(xiàng)卡。

(4)加入“.sdo”文件，將兩個(gè)SDF Options都選中。

(5)和功能仿真一樣，為波形窗口添加信號(hào)，開始進(jìn)行仿真。

(6)通過波形圖，查看時(shí)序仿真的延時(shí)。