智能彩色液晶顯示器接口設計
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1)串行通訊初始化程序
LDP # 0E0H ;設置串行通訊口各寄存器
SPLK # 0017H,SCICCR ;SCI使能,空閑線喚醒模式,8位數(shù)據(jù),無奇偶校驗位
SPLK # 0013H,SCICTL1 ;接收、發(fā)送、內部時鐘使能，SLEEP=0
SPLK # 0000H,SCICTL2 ;接收和發(fā)送中斷禁止
SPLK # 0000H,SCIHBAUD
SPLK # 0082H,SCILBAUD ;波特率為9600
SPLK # 0020H,SCIPC2 ;設置SCITXD為串行發(fā)送功能,SCIRXD為I/O口功能
SPLK #0033H,SCICTL1 ;串口初始化完成
LAR AR0,#SCITXBUF ;發(fā)送緩沖寄存器地址
2)數(shù)據(jù)串行發(fā)送程序
SCISS:
LDP #0E0H
BIT SCIPC2,BIT3 ;檢測DTR信號,判斷輸入緩沖區(qū)是否滿
BCND SCISS,TC ;若緩沖區(qū)滿,繼續(xù)查詢等待
LDP #4H ;DP指向用戶定義數(shù)據(jù)頁4(0200H-0280H)
LACL SCITEMP
MAR *,AR0 ;數(shù)據(jù)送SCITXBUF發(fā)送緩沖區(qū)
SACL *
XMIT_RDY:
LDP # 0E0H
BIT SCICTL2BIT7 ;判發(fā)送器是否空
BCND XMIT_RDY,NTC
RET
3 DSP與LCD的并行通訊設計
3.1 并行通訊硬件設計
LCD自身具有一個三態(tài)數(shù)據(jù)總線并口(并口為COMS電平)，可以同主機進行通訊。它的外部有12條線同DSP相連，即D0～D7、WRCS、BUSY、INT和GND。其中WRCS為片選信號和寫信號的邏輯或非，上升沿有效。BUSY信號為高(COMS電平)表示忙。INT為中斷申請信號，低電平有效。圖4所示是其并行接口的硬件原理圖。圖5所示是LCD的時序圖。其中TW為WRCS信號的脈沖寬度，TSU為數(shù)據(jù)建立時間，TH為數(shù)據(jù)保持時間。這些參數(shù)的具體要求為：
TW不小于16ns;TSU不小于12ns;T大于0ns ;TH不小于5ns;TI不小于2μs。
3.2 并行通訊軟件設計
并行通訊的編程思想與串行通訊軟件的設計基本相同。但并行通訊是通過設置等待寄存器WSGR賦值為0和檢測IOPC5的BUSY忙信號來防止發(fā)送數(shù)據(jù)丟失，以實現(xiàn)高速DSP與外部低速LCD的通信。圖3所示的流程圖也適用于并行通訊。
1)并行通訊初始化程序
LDP # 0E1H
LACL OCRB
AND # 00CFH ;IOPC(4-5)配置為一般I/O功能
SACL OCRB
LACL PCDATDIR
OR # 1000H ;IOPC4口為輸出方式
SACL PCDATDIR
LACL PCDATDIR
AND # 0DFFFH ;IOPC5口為輸入方式
SACL PCDATDIR
2)數(shù)據(jù)并行發(fā)送程序
SCISS:;判斷IOPC5口的BUSY信號是否忙
LDP # 0E1H
LACL PCDATDIR
LDP # 4H
SACL BUSYDATA
BIT BUSYDATA,BIT5
BCND SCISS, TC ;若BUSY為高,繼續(xù)查詢等待
LDP # 4H ;若BUSY為低, 把數(shù)據(jù)送到端口8000H.
OUT PARALTEMP,8000H
LDP # 0E1H
LACL PCDATDIR
AND # 0FFEFH ;將IOPC4口的INT信號置低
SACL PCDATDIR
RPT # 50 ;延時2.5μs
NOP
LDP # 0E1H
LACL PCDATDIR
OR #0010H ;將IOPC4口的INT信號置高
SACL PCDATDIR
RET
4 結束語
本文提出的基于DSP控制的智能彩色液晶顯示器接口設計能夠很好地解決高速DSP與外部低速設備的通信問題，本設計嘗試采用了串行和并行兩種通訊方案，其中前者DSP只需用3根線即可實現(xiàn)數(shù)據(jù)串行通信,因而節(jié)約了DSP的外部資源,雖然傳輸速度稍低,但能滿足大多數(shù)實際工程的需要而后者采用并行通訊雖然數(shù)據(jù)傳輸速度較快,但會受到LCD所帶CPU(89C51)解釋命令速度的限制,雖然液晶顯示速度比前者稍快20%左右,但要占用DSP外部資源的12根線。通過對上述兩種方案的比較,最終設計項目采用了串行通訊方案,并在實際應用中取得了很好的效果。
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