基于FPGA的虛擬DPO設(shè)計方案

　　2.1總體框圖

　　根據(jù)上述分析，制定以下設(shè)計方案：該示波器采用FPGA架構(gòu)，F(xiàn)PGA作為系統(tǒng)控制核心負責監(jiān)控PC機上發(fā)送過來的按鍵命令并根據(jù)當前的工作狀態(tài)發(fā)送相應(yīng)的采集控制命令給采集模塊，同時還控制著數(shù)字熒光處理模塊生成的波形圖像和控制菜單，另一方面，由于其高速的特點，用于實現(xiàn)高速數(shù)據(jù)采集系統(tǒng)以及數(shù)字熒光處理器。整體實現(xiàn)框圖如圖3所示。其中模數(shù)轉(zhuǎn)換器、時鐘電路和FPGA共同構(gòu)成了示波器的采集系統(tǒng)，F(xiàn)PGA內(nèi)部實現(xiàn)DPX模塊，最后通過USB上傳到PC機處理顯示。

　　圖3 虛擬DPO組成框圖

　　2.2信號調(diào)理電路

　　信號調(diào)理電路主要由衰減放大電路、耦合控制電路和直流偏置電路組成，由FPGA控制。

　　衰減放大電路調(diào)整輸入波形的幅度范圍，把不同幅度的信號進行衰減或放大以適應(yīng)屏幕的顯示范圍，便于觀察和測量。

　　耦合控制電路控制輸入信號的耦合方式，分別為交流耦合和直流耦合，在直流耦合方式時，信號的所有分量（交流和直流）都被采集顯示出來，而在交流耦合方式時，信號的直流分量被阻斷，只有交流分量被采集顯示出來。

　　直流偏置電路給信號加入直流分量，可以控制信號在屏幕中上下移動。另外，示波器的輸入阻抗和模擬帶寬也由信號調(diào)理電路所決定。在本項目中，信號調(diào)理電路的輸入阻抗為50歐姆和1M歐姆可選。模擬帶寬為500MHz。

　　2.3數(shù)據(jù)采集系統(tǒng)

　　數(shù)據(jù)采集系統(tǒng)由到模數(shù)轉(zhuǎn)換器（AnalogDigital Convertor, ADC）、時鐘芯片和FPGA中相關(guān)采集控制模塊組成。

　　2.3.1模數(shù)轉(zhuǎn)換

　　本設(shè)計選用e2v公司的AT84AD001B模數(shù)轉(zhuǎn)換器。其接口如圖4所示。該ADC為并行比較結(jié)構(gòu)，速度快，但功耗大。其將兩路ADC集成在一個芯片中，每路ADC最高采樣率達1GHz,量化精度八比特，另外該芯片還支持交織采樣的功能，即同一芯片中的兩路ADC同時采集同一路模擬信號，并且其采樣時鐘相位相反，將這兩路ADC的抽樣數(shù)據(jù)拼接起來可獲得2GSPS的最高采樣率。AT84AD001B的主要特性如下：

　　◇雙路ADC,每通道采樣率1GSPS,交織采樣模式下可達2GSPS;

　　◇輸出編碼為格雷碼和二進制編碼可選，支持1:1和1:2復(fù)用輸出；

　　◇支持模擬輸入切換選擇，采樣時鐘選擇；

　　◇支持增益控制和零電平調(diào)節(jié)；

　　◇采樣率1GSPS時誤比特率不超過；

　　◇串行配置工作模式，源同步時鐘數(shù)據(jù)輸出；

　　圖4 模數(shù)轉(zhuǎn)換器AT84AD001B接口框圖

　　2.3.2時鐘電路

　　在本項目中，采用了National Semiconductor公司的高精度時鐘管理芯片LMK03033C.其時鐘抖動的均方根值為500飛秒。該芯片內(nèi)置低噪聲鎖相環(huán)并且支持8路時鐘同步輸出，支持串行配置。每路輸出時鐘都帶有可編程的分頻比、延遲調(diào)整和輸出選擇模塊，最高輸出時鐘頻率1GHz,且可在0 至2.25ns 的范圍內(nèi)調(diào)節(jié)輸出延時，步進為150ps.該芯片為高速ADC采集數(shù)據(jù)提供了精確的采樣時鐘。接口如圖5所示。

　　圖5時鐘管理芯片接口圖

　　2.3.3采集控制和數(shù)據(jù)緩沖

　　模數(shù)轉(zhuǎn)換器輸出的高速數(shù)字信號在采集控制模塊的控制下寫入數(shù)據(jù)緩沖區(qū)，之后進行數(shù)字熒光處理。如圖6所示。對于高速數(shù)字信號的控制和緩沖一般采用高速數(shù)字電路實現(xiàn)。一種方案是采用專用集成電路（ASIC）實現(xiàn)高速控制和數(shù)據(jù)緩沖。但是，專用集成電路成本極高，而且不能修改，一般用于經(jīng)過充分驗證的，成熟的數(shù)字電路設(shè)計。另一種方案是采用高速FPGA。