使用QDR-IV設計高性能網(wǎng)絡系統(tǒng)——第三部分

　　在本系列第二部分，我們探討了總線轉(zhuǎn)換、總線翻轉(zhuǎn)、地址奇偶校驗等重要的總線問題。在第三也是最后一部分，我們將探討校正問題，其中包括矯正訓練、控制/地址信號校正和讀寫校正，以及糾錯碼(ECC)和QDR-IV存儲器控制器的設計建議。

　　校正訓練序列

　　存儲器控制器和QDR IV較高的工作頻率意味著數(shù)據(jù)有效窗口很窄。QDR-IV器件支持“校正訓練序列”，它可通過減少字節(jié)通道之間的偏差擴大這個窗口，從而在控制器讀取存儲器的數(shù)據(jù)時，增加時序余量。校正訓練序列是賽普拉斯的QDR-IV SRAM的初始化過程的一部分。該訓練序列通常被那些不支持內(nèi)置校正功能的應用使用。

　　訓練序列如圖8所示：

　　校正訓練序列是初始化過程的一部分。對序列進行加電和復位后，在配置模式下進行操作的過程中，控制器必須立即設置選項控制寄存器中的Write_Train_Enable位(位的位置：7)。通過該操作，控制器可以避免在進行訓練序列前再次進入配置模式。設置該位不會影響到校正訓練序列，直到進行讀取數(shù)據(jù)校正訓練為止。

　　通過以下三個步驟，可以實現(xiàn)校正過程：

　　1.控制/地址校正

　　2.讀取數(shù)據(jù)校正

　　3.寫入數(shù)據(jù)校正

　　控制/地址校正

　　根據(jù)需要校正的信號，將LBK0#和LBK1#設為它們相應的位值。請查看表12，了解環(huán)回信號的映射情況。39個輸入信號被環(huán)回到端口A上的數(shù)據(jù)引腳。根據(jù)LBK0#和LBK1#的狀態(tài)，一次將13個輸入信號映射到DQA0-DQA12。

　　DKA0、DKA0#、DKA1、DKA1#、DKB0、DKB0#、DKB1和DKB#1等時鐘輸入都是自由運行的，并應在訓練序列中持續(xù)運行。

　　通過使用輸入時鐘(CK/CK#)可在上升沿和下降沿上對每個輸入引腳進行采樣。在輸出時鐘(QKA/QKA#)的上升沿上采樣的輸出值即為在輸入時鐘的上升沿上所采樣的值。在輸出時鐘(QKA/QKA#)的下降沿上采樣的輸出值即為在輸入時鐘的下降沿上所采樣的翻轉(zhuǎn)值。在這種模式下，數(shù)據(jù)翻轉(zhuǎn)無效，在進行地址/控制環(huán)回訓練過程中，CFG#信號將為高電平。

　　如圖9所示，如果地址/控制信號未校正，DQA 上的信號(應在訓練期間保持高電平)將變?yōu)榈碗娖?。該信號轉(zhuǎn)換應由驅(qū)動信號的模塊捕獲，控制器則會對信號相應進行校準。

　　讀取數(shù)據(jù)校正

　　在該階段，地址、控制和數(shù)據(jù)輸入時鐘都已經(jīng)得到了校正。在讀取數(shù)據(jù)校正過程中，用于寫入存儲器內(nèi)的訓練數(shù)據(jù)模型是一個常量值(D00,D01,D20,D21)，如下面的波形框圖中顯示。在此訓練序列中，LBK0#和LBK1#均被設置為1。

　　配置選擇控制寄存器時，Write_Train_Enable 位將被設置為1。第一個和第二個數(shù)據(jù)突發(fā)均在同一個數(shù)據(jù)總線上被采樣的，但第二個數(shù)據(jù)突發(fā)則在寫到存儲器內(nèi)前完成采樣的。Write_Train_Enable 位不會對讀取數(shù)據(jù)周期產(chǎn)生任何影響。

　　將數(shù)據(jù)模型寫到存儲器內(nèi)后，標準的讀指令允許控制器訪問這些數(shù)據(jù)，并會校正QK/QK#信號。當 Write_Train_Enable = 1 時，在寫入過程中，DINVA/DINVB 將被忽略，在讀取過程中，它將始終切換。

　　如下面的讀取數(shù)據(jù)校正框圖中所示，寫入到存儲器內(nèi)的數(shù)據(jù)(D00、D01、D20、D21)全為1，相應的讀取數(shù)據(jù)(Q00、Q01、Q20、Q21)則在1 和0 間切換?？刂破鞅匦璨蹲降竭@些切換數(shù)據(jù)并進行驗證。否則，控制器需要一個精確的校準來確認讀取數(shù)據(jù)校正。

　　在讀數(shù)據(jù)校正序列中：

　　l設置Write_Train_Enable位為1

　　lLBK0# = 1 及LBK1# = 1

　　寫數(shù)據(jù)校正

　　此時，地址、控制、時鐘和數(shù)據(jù)輸出都已經(jīng)得到了校正。執(zhí)行寫入數(shù)據(jù)校正序列前，先再次進入配置模式，然后通過將相應位設置為0來禁用Write_Train_Enable。

　　在正常工作模式下，使用讀指令后，通過使用存儲器的寫指令可校正寫數(shù)據(jù)。所校正的讀取數(shù)據(jù)路徑用于確認器件是否已經(jīng)正確地接收到寫入數(shù)據(jù)。這樣使處理器/FPGA能夠校正下列與DK/DK#輸入數(shù)據(jù)時鐘有關(guān)的信號：DQA、DINVA、DQB和DINVB。

　　糾錯碼(ECC)

　　系統(tǒng)設計人員必需依賴片外糾錯或冗余等技術(shù)提高可靠性。這些技術(shù)會增加PCB空間或處理時間方面的開銷。QDR-IV是一個單芯片解決方案，引入了片上糾錯碼(ECC)，從而節(jié)省了空間和成本，降低了設計復雜性。此外，它還降低了QDR-IV存儲器陣列的總軟失效率(SER)。該特性可應用于數(shù)據(jù)總線寬度為x18和x36的選項，并在SRAM中始終被啟用。ECC保護提供了單比特糾錯(SEC)。

　　QDR-IV從輸入數(shù)據(jù)生成ECC奇偶校驗位，并將它們存儲在存儲器陣列中。存儲器陣列包含用于存儲ECC奇偶校驗的額外位。但是，不會將這些額外的內(nèi)部校驗位用于外部引腳。

　　例如，圖11顯示的是x36器件的輸出數(shù)據(jù)邏輯框圖。36數(shù)據(jù)位需要6個ECC校驗位;存儲器內(nèi)核會將42位(36個數(shù)據(jù)位 + 6個 ECC校驗位)傳輸?shù)紼CC邏輯內(nèi)。因此，ECC邏輯會提供已糾正的36位輸出數(shù)據(jù)。

　　無ECC位的QDR/DDR SRAM的SER故障率(FIT)通常為200 FIT/Mb。但帶有ECC時，該數(shù)值將為0.01 FIT/Mb，提高了4個數(shù)量級。

　　QDR-IV存儲器控制器的設計建議

　　本節(jié)提供一些存儲器控制器啟用QDR-IV的地址奇偶校驗和總線翻轉(zhuǎn)功能的設計建議。

　　存儲器控制器首先要根據(jù)地址總線生成地址奇偶。然后，需要在地址總線和地址奇偶位上進行地址翻轉(zhuǎn)。

　　對于數(shù)據(jù)總線轉(zhuǎn)換，將數(shù)據(jù)發(fā)送給QDR-IV前，存儲器控制器需要計算每個DQ總線上的邏輯“0”的數(shù)量，以便生成相應的DINV位(取決于數(shù)據(jù)總線翻轉(zhuǎn)條件)。

　　將數(shù)據(jù)發(fā)送給存儲器控制器時，QDR-IV使用相同的數(shù)據(jù)總線翻轉(zhuǎn)邏輯。為了識別QDR-IV的接收數(shù)據(jù)，控制器僅要檢查相應DINV位的狀態(tài)。如果控制器接收DINV = 1，需要翻轉(zhuǎn)相關(guān)的數(shù)據(jù)總線;否則，保持接收到的數(shù)據(jù)位不變。

　　圖12顯示的是存儲器控制器的設計注意事項。