FinFET布局和布線要經(jīng)受各種挑戰(zhàn)

　　隨著高級(jí)工藝的演進(jìn)，電路設(shè)計(jì)團(tuán)隊(duì)在最先進(jìn)的晶片上系統(tǒng)內(nèi)加載更多功能和性能的能力日益增強(qiáng)。與此同時(shí)，他們同樣面臨許多新的設(shè)計(jì)挑戰(zhàn)。多重圖案拆分給設(shè)計(jì)實(shí)施過(guò)程帶來(lái)了許多重大布局限制，另外為降低功耗和提高性能而引入 FinFET 晶體管使之更加復(fù)雜，因?yàn)樗鼘?duì)擺設(shè)和布線流程帶來(lái)了更多的限制。下面就隨模擬電子小編一起來(lái)了解一下相關(guān)內(nèi)容吧。

　　FinFET布局和布線要經(jīng)受各種挑戰(zhàn)

　　隨著高級(jí)工藝的演進(jìn)，電路設(shè)計(jì)團(tuán)隊(duì)在最先進(jìn)的晶片上系統(tǒng)內(nèi)加載更多功能和性能的能力日益增強(qiáng)。與此同時(shí)，他們同樣面臨許多新的設(shè)計(jì)挑戰(zhàn)。多重圖案拆分給設(shè)計(jì)實(shí)施過(guò)程帶來(lái)了許多重大布局限制，另外為降低功耗和提高性能而引入 FinFET 晶體管使之更加復(fù)雜，因?yàn)樗鼘?duì)擺設(shè)和布線流程帶來(lái)了更多的限制。適用于高級(jí)工藝設(shè)計(jì)的物理實(shí)現(xiàn)工具必須針對(duì)引入多重圖案拆分和 FinFET 后的擺設(shè)、布線、DFM、提取和時(shí)序進(jìn)行增強(qiáng)。

　　對(duì)布線的挑戰(zhàn)

　　包括多重圖案拆分規(guī)則在內(nèi)的設(shè)計(jì)規(guī)則的復(fù)雜性和數(shù)量已經(jīng)顯著提升，這對(duì)布線程序提出了巨大的挑戰(zhàn)。

　　FinFET 同樣帶來(lái)了更多限制，例如電壓閾值感知間隔、植入層規(guī)則等。這些因素將影響擺設(shè)、布局規(guī)劃和優(yōu)化引擎，還會(huì)直接影響設(shè)計(jì)的利用率和面積。多重圖案拆分收斂和時(shí)序收斂相互依存，可以增加設(shè)計(jì)收斂時(shí)間。

　　布線程序必須能夠自動(dòng)理解顏色，檢測(cè)并修復(fù)多重圖案拆分違規(guī)，還能夠?qū)ζ溥M(jìn)行驗(yàn)證。傳統(tǒng)的 DRC 違規(guī)往往是局部的，多重圖案拆分違規(guī)與之不同，如圖1所示，它們?cè)诒举|(zhì)上可能是全局性的，不僅會(huì)影響多個(gè)形狀，還會(huì)在奇回路修復(fù)過(guò)程中使計(jì)算變得極其密集和困難。對(duì)布局的任何干擾都有可能產(chǎn)生新的多重圖案拆分違規(guī)，使信號(hào)完整性收斂和多重圖案拆分收斂變得極具挑戰(zhàn)性。

　　由于預(yù)先存在的形狀、電源和接地軌道可能導(dǎo)致較長(zhǎng)的利用密集內(nèi)存進(jìn)行驗(yàn)證的運(yùn)行時(shí)間，因此需要特別考慮金屬1層的布線選擇。像非優(yōu)選慢移這樣的傳統(tǒng)技術(shù)不能用于解決可布線性問(wèn)題，因?yàn)槎嘀貓D案拆分中禁止使用這些技術(shù)。多重圖案拆分利用軟規(guī)則來(lái)預(yù)防問(wèn)題，這的確減少了出現(xiàn)多重圖案拆分奇回路的可能性，但是僅僅依賴預(yù)防會(huì)使設(shè)計(jì)變得非常被動(dòng)。高效的多重圖案拆分收斂需要對(duì)布線程序架構(gòu)進(jìn)行更新，新架構(gòu)要有自己的本地色調(diào)、驗(yàn)證和沖突解決引擎。

　　對(duì)擺放的挑戰(zhàn)

　　實(shí)現(xiàn)工具需要考慮流程的每個(gè)階段的雙重圖案拆分限制和 FinFET 布局限制之間的相互作用，包括擺放、布線和優(yōu)化。工具必須遵守大量位置和路徑布局規(guī)則，例如定位時(shí)標(biāo)準(zhǔn)單元和宏的鰭網(wǎng)格對(duì)齊規(guī)則、最小面積間隔規(guī)則以及源極-漏極對(duì)接規(guī)則。在擺放期間，全局布線程序必須考慮這些規(guī)則，同時(shí)計(jì)算雙圖案結(jié)構(gòu)層上的資源。通常情況下，這意味著這些層上部署的網(wǎng)數(shù)會(huì)更少，不像基本負(fù)載/容量計(jì)算中的那樣多。準(zhǔn)確對(duì)針腳密度建模的能力是非常重要的，因?yàn)楦鱾€(gè)單元需要隔開(kāi)以便輕松實(shí)現(xiàn)線與針腳的連接。在擺放期間，實(shí)現(xiàn)工具還必須對(duì)擁塞進(jìn)行建模，提前對(duì)擁塞進(jìn)行估計(jì)必須很好地關(guān)聯(lián)詳細(xì)的布線結(jié)果。

　　對(duì)優(yōu)化的挑戰(zhàn)

　　通常，優(yōu)化高級(jí)工藝設(shè)計(jì)是為了在不影響面積大小的前提下獲得最佳的性能和功耗。由于存在嚴(yán)格的多重圖案拆分和 FinFET 規(guī)則和限制，設(shè)計(jì)利用率和面積日益成為設(shè)計(jì)團(tuán)隊(duì)眼中更大的挑戰(zhàn)。盡管 FinFET 大大降低了總功耗，但是由于寄生電阻和電容以及針腳電容均有所提高，動(dòng)態(tài)功耗成分更高(與漏電相比)。多重圖案拆分和時(shí)序收斂解決方案之間存在沖突，信號(hào)完整性收斂因而變得更加困難。有時(shí)設(shè)計(jì)師可以結(jié)束兩者之間的“乒乓效應(yīng)”，但這意味著每個(gè)已有違規(guī)上又出現(xiàn)了新的違規(guī)。為了避免這種問(wèn)題，工具就需要使用新的技術(shù)，因?yàn)椴季€擴(kuò)展和非優(yōu)先慢移等老技術(shù)已經(jīng)不再有效。優(yōu)化引擎必須自動(dòng)了解多重圖案拆分和 FinFET 規(guī)則，以便同時(shí)解決功耗、性能和面積上的要求。

　　結(jié)論

　　由于多重圖案拆分的引入、FinFET 設(shè)備、復(fù)雜的 DRC/DFM 要求，更多的設(shè)計(jì)尺寸和多個(gè)設(shè)計(jì)目標(biāo)等等因素，使高級(jí)工藝設(shè)計(jì)面臨一系列重大設(shè)計(jì)挑戰(zhàn)。