利用Pspice通用測試電路實現(xiàn)關(guān)鍵參數(shù)的模擬（上）

在過去幾年中，Spice模型得到了廣泛的應(yīng)用。一方面，IC制造商努力向客戶提供精確的模型；另一方面，系統(tǒng)設(shè)計工程師日益要求采用更加精確的模型，這也促進(jìn)了Spice宏模型的創(chuàng)新。許多IC公司都自詡擁有最棒的或者具備革命性新特性的模型，但他們往往未能向用戶提供用于驗證其宏模型精確度的測試電路。最常用的模型要算運算放大器宏模型，精確的運算放大器宏模型非常有用，但對于一般用戶而言，使用這種模型會帶來嚴(yán)重的問題。

大多數(shù)系統(tǒng)設(shè)計工程師在將運算放大器宏模型實現(xiàn)到一個綜合性電路中之前，都會對其進(jìn)行測試。然而不幸的是，面對錯誤的模擬結(jié)果，系統(tǒng)設(shè)計師會直接向IC制造商的應(yīng)用工程師抱怨，他們開發(fā)的模型毫無用處，而當(dāng)IC制造商的應(yīng)用工程師試圖了解模型運行的具體情況時，得到的回答卻是“哦，在采用貴方競爭對手提供的另一種模型時，我的電路就能得出正確的結(jié)果。”

事實是，每一種模型都不盡相同，有的可能不能支持某個特定設(shè)置。因此，我認(rèn)為，最好的辦法不是弄清楚各個運算放大器宏模型存在的缺陷，而是提供一套能夠支持任何運算放大器宏模型的電路，也就是提供一套面向各種運算放大器宏模型的通用測試電路。

宏模型的區(qū)別主要在于其測試參數(shù)的復(fù)雜程度，模型的任務(wù)是模擬運算放大器認(rèn)為與應(yīng)用相關(guān)的參數(shù)。例如，對于軌對軌輸出運算放大器，用戶需要測試并驗證輸出飽和電壓與負(fù)載電流的關(guān)系。同樣地，低噪聲放大器應(yīng)該有一個至少能模擬電壓噪聲的模型。除了它們之間的差異，各種放大器宏模型也可以模擬一些相同的參數(shù)。在執(zhí)行模擬時，往往是從下面這些最值得關(guān)注的參數(shù)開始。

開環(huán)增益和相位容限

系統(tǒng)設(shè)計師在評估其放大器宏模型的性能時，一般首先會測試其開環(huán)增益與頻率的關(guān)系。這個測試非常重要，因為設(shè)計師可以利用一個簡單的小電路，了解模型的DC增益、-3dB頻率、交叉頻率(如果是電壓反饋放大器，則為增益帶寬積)和相位容限。

圖1a所示為測試電路，RC網(wǎng)絡(luò)確保在適當(dāng)?shù)腄C電壓下產(chǎn)生輸出偏流。在較高頻率下，電容會將倒相輸入短路接地，使運算放大器處于開環(huán)狀態(tài)。這個電路采用了一個較大的電容，以盡快降低增益(f=2πRC)。因此，即便被測運算放大器的主極點頻率極低，用戶也可以模擬并實現(xiàn)平穩(wěn)的變化，滾降速率為20dB/十倍頻程。

在測試開環(huán)增益和相位時，用戶選擇的頻率范圍應(yīng)當(dāng)高于放大器的單位增益帶寬。在使用軌對軌輸出模型時，用戶必須向測試電路施加數(shù)據(jù)表中規(guī)定的負(fù)載，否則模擬結(jié)果可能發(fā)生錯誤，尤其是DC增益(AOL=gmRL)。

圖1a：開環(huán)增益和相位測試電路

圖1b：開環(huán)增益和相位模擬

圖1c：開環(huán)增益和相位測試結(jié)果

壓擺率

壓擺率是一個放大器速度參數(shù)，所有模型都應(yīng)當(dāng)能夠模擬這個參數(shù)。壓擺率等于尾電流與補償電容的比值。根據(jù)所用的宏模型，用戶可以將決定壓擺率的電容置于輸入端口或者一個單獨的網(wǎng)絡(luò)中。

我們已經(jīng)知道Idt=Cdv這個關(guān)系，因此，可以直接利用圖2a所示電路，根據(jù)輸出值計算出壓擺率。用戶只需要利用插入命令，在探針屏幕上顯示的輸出電壓值之前，鍵入字母“d”。

在執(zhí)行壓擺率模擬時，請確保將模型設(shè)置為瞬態(tài)，使輸入信號具備足夠快的上升時間和下降時間，不會對壓擺率造成限制。同時，用戶必須根據(jù)運算放大器的速率，選擇相應(yīng)的輸入信號頻率。輸入信號頻率過高會導(dǎo)致收斂問題。

圖2a：壓擺率測試電路

圖2b：壓擺率模擬

CMRR和PSRR

雖然有的模型不能模擬這兩個參數(shù)，但這兩個參數(shù)很重要。通常，共模抑制比(CMRR)和電源抑制比(PSRR)模擬電路由一個簡單的RC網(wǎng)絡(luò)、一個電阻分壓器和一個電壓控制電源構(gòu)成，用戶可以在模型中輕松實現(xiàn)這兩個參數(shù)。

在非倒相配置中，由于調(diào)制器的存在，CMRR變得尤為重要。此外，如果某個應(yīng)用的電源容易受到干擾，那么PSRR就非常重要。

借助圖3和圖4所示測試電路，用戶可以模擬這兩個參數(shù)。如果正確地模擬了這兩個參數(shù)，那么極點和零點位置應(yīng)當(dāng)與數(shù)據(jù)表中的曲線圖相一致。

圖3a：CMRR測試電路

圖3b：CMRR響應(yīng)與信號頻率關(guān)系模擬

圖4a：PSRR測試電路

圖4b：PSRR響應(yīng)與信號頻率關(guān)系模擬

輸出阻抗

通常，數(shù)據(jù)表中不包含這個參數(shù)，但有時候必須測試這個參數(shù)。如果正確地實現(xiàn)了模擬，用戶可以通過輸出阻抗更加精確地計算出放大器在驅(qū)動電容性負(fù)載時的穩(wěn)定時間。

在設(shè)計旨在實現(xiàn)穩(wěn)定性的補償方案時，也需要根據(jù)輸出阻抗計算出適當(dāng)?shù)脑?。借助這個圖5的測試電路，用戶可以在頻域內(nèi)使用3種不同的增益值，模擬相應(yīng)的輸出阻抗。輸出電壓與1A電源電流的比值即為輸出阻抗。

圖5a. 輸出阻抗測試電路，增益分別為1、10和100

圖5b. 輸出阻抗模擬

電壓和電流噪聲

在放大器宏模型設(shè)計改進(jìn)方面，電壓和電流噪聲的改善較為顯著。借助當(dāng)前的一些模型，用戶可以利用其閃爍噪聲(flicker noise)組件模擬電壓噪聲，也可以精確地模擬電流噪聲。在宏模型中實現(xiàn)噪聲模擬并不需要消耗太多的運算能力或模擬時間，這個任務(wù)的難點在于用戶必須使用正確的等式才能使電壓噪聲密度曲線具備類似于數(shù)據(jù)表曲線圖的1/f拐點。

利用重對數(shù)尺度(log log scale)上的電壓輸出器(電源電壓為0伏特)輸出值，用戶可以輕松測試電壓噪聲密度。用戶還可以利用這個電路，在非倒相輸入端串聯(lián)一個100kΩ的電阻，模擬電流噪聲密度。請務(wù)必將探針窗口(probe window)中顯示的測得結(jié)果除以100E3，或者用戶選用的其它電阻值。選用的電阻值越高，產(chǎn)生的電流噪聲越顯著，相比之下，電壓噪聲和熱噪聲變得微不足道。

請務(wù)必在Pspice的分析設(shè)置窗口中指定輸出電壓。在圖6a所示例子中，輸出電壓為VOUT(伏特)、輸入電壓為VIN，并選中了“啟用噪聲”復(fù)選框。

圖6a：電壓噪聲密度測試電路

圖6b：電壓噪聲密度模擬

圖7a：電流噪聲密度測試電路

圖7b：電流噪聲密度模擬