雙通道邏輯控制高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

在現(xiàn)代工業(yè)生產(chǎn)控制系統(tǒng)中，需要實(shí)現(xiàn)大量數(shù)據(jù)的實(shí)時(shí)采集和處理，以使生產(chǎn)過程得到及時(shí)控制。參考文獻(xiàn)[1]介紹了基于一個(gè)模擬開關(guān)CD4052和A/D轉(zhuǎn)換器AD574設(shè)計(jì)的數(shù)據(jù)采集卡，可以實(shí)現(xiàn)8路信號(hào)采集，該數(shù)據(jù)采集卡只適用于小系統(tǒng)的數(shù)據(jù)采集；參考文獻(xiàn)[2]介紹了基于AD1674實(shí)現(xiàn)的雙通道并行高速數(shù)據(jù)采集卡，可實(shí)現(xiàn)16路信號(hào)采集，采用ISA總線計(jì)算機(jī)接口。而對(duì)于更多路信號(hào)的采集處理，在實(shí)時(shí)性方面對(duì)數(shù)據(jù)采集系統(tǒng)提出了更高的要求，傳統(tǒng)的ISA總線接口的低速數(shù)據(jù)采集系統(tǒng)已經(jīng)不能適應(yīng)現(xiàn)行的要求。

本文設(shè)計(jì)了一種全新構(gòu)架的高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)。該系統(tǒng)采用現(xiàn)行的高速微機(jī)PCI數(shù)據(jù)通信接口[3-4]；運(yùn)用了高速高精度的A/D器件[5]、片上緩沖存儲(chǔ)技術(shù)[6]、靈活的多通道數(shù)據(jù)轉(zhuǎn)換和CPLD[7-8]技術(shù)，使系統(tǒng)的硬件得到簡(jiǎn)化，可同時(shí)采集32路不同的信號(hào)，對(duì)信號(hào)進(jìn)行實(shí)時(shí)、快速處理。

1 系統(tǒng)組成及工作原理

系統(tǒng)硬件組成如圖1所示。32路采樣的模擬信號(hào)分為互相獨(dú)立的兩個(gè)通道輸入，每個(gè)通道接收16路信號(hào)，由兩個(gè)互相獨(dú)立的8路模擬開關(guān)控制。這樣給系統(tǒng)數(shù)據(jù)的獲取提供了比較大的自由度，可根據(jù)實(shí)際需要實(shí)現(xiàn)不同的控制組合。

每個(gè)通道輸入的模擬信號(hào)送入一個(gè)A/D轉(zhuǎn)換器，進(jìn)行獨(dú)立數(shù)據(jù)處理，并將數(shù)據(jù)緩存入不同的FIFO SRAM地址空間。4組8路數(shù)據(jù)的存儲(chǔ)和傳輸互相獨(dú)立，這樣使得數(shù)據(jù)采集速度得到提高。

系統(tǒng)使用了CPLD技術(shù)。在CPLD中央控制邏輯的協(xié)調(diào)下，重新組織數(shù)據(jù)包，通過PCI數(shù)據(jù)總線將數(shù)據(jù)傳送到計(jì)算機(jī)，實(shí)現(xiàn)高速實(shí)時(shí)的數(shù)據(jù)采集和處理。

2 系統(tǒng)硬件設(shè)計(jì)

整個(gè)系統(tǒng)的硬件分為數(shù)據(jù)輸入模塊、A/D轉(zhuǎn)換模塊、數(shù)據(jù)緩沖存儲(chǔ)模塊、PCI接口模塊及CPLD控制模塊五大部分。

2．1 數(shù)據(jù)輸入模塊

數(shù)據(jù)輸入模塊主要功能是在CPLD控制下進(jìn)行采集輸入通道的實(shí)時(shí)切換，實(shí)現(xiàn)不同模擬信號(hào)的采集。主要是由MAX4781和MAX4783組成的組合開關(guān)[9]。MAX4781為八選一高速模擬開關(guān)，MAX4783為單刀雙擲開關(guān)。開關(guān)典型工作電壓為＋3V，導(dǎo)通電阻0.7Ω，接通時(shí)間11ns，關(guān)斷時(shí)間4ns，輸出漏電流0.002nA。每一通道由兩片并聯(lián)的MAX4781和MAX4783級(jí)聯(lián)組成，可同時(shí)采集16路模擬信號(hào)。

2．2 A/D轉(zhuǎn)換模塊

由數(shù)據(jù)輸入模塊輸出的模擬信號(hào)送入A/D轉(zhuǎn)換模塊進(jìn)行模數(shù)轉(zhuǎn)換，得到精確的數(shù)字信號(hào)。該設(shè)計(jì)中A/D轉(zhuǎn)換器選用MAX1200[5]，如圖2所示。MAX1200具有單通道全差分輸入，16位精度，1Ms/s轉(zhuǎn)換速率，流水線結(jié)構(gòu)，帶有數(shù)字誤差校正和自校正功能。其轉(zhuǎn)換速率由2.048MHz的外接精準(zhǔn)時(shí)鐘信號(hào)以及時(shí)鐘產(chǎn)生電路MAX961決定，如圖3所示。


MAX1200通過外接MAX4108轉(zhuǎn)換電路，將單端輸入信號(hào)轉(zhuǎn)換成差分輸入信號(hào)，使得輸入信號(hào)電平擴(kuò)大一倍，信號(hào)處理能力與抗干擾能力得到增強(qiáng)，如圖4所示。

MAX1200的基準(zhǔn)電壓由4.096V基準(zhǔn)電壓模塊MAX6341及MAX410構(gòu)成的高精度低漂移的差分電路參考電壓驅(qū)動(dòng)模塊供給，提供了較高的模數(shù)轉(zhuǎn)換精確度和穩(wěn)定性。

2．3 數(shù)據(jù)緩沖存儲(chǔ)模塊

系統(tǒng)設(shè)計(jì)中采用片上緩沖存儲(chǔ)技術(shù)，用存儲(chǔ)器存放A/D轉(zhuǎn)換輸出的大量數(shù)據(jù)。緩存芯片選用65536×16bit容量的FIFO SRAM IDT72V19160。該雙口存儲(chǔ)器受CPLD控制，一方面獲取A/D轉(zhuǎn)換輸出的數(shù)字信號(hào)；另一方面，其存儲(chǔ)數(shù)據(jù)又可以按計(jì)算機(jī)的要求被讀出。該緩存芯片的存儲(chǔ)狀態(tài)可以由外部命令通過標(biāo)志位改變，可以將存儲(chǔ)空間劃分成高、低不同的區(qū)域，分別存、取不同數(shù)據(jù)，這樣可有效地利用硬件資源，實(shí)現(xiàn)數(shù)據(jù)組無干擾采集緩存。同時(shí)，系統(tǒng)借鑒蟲孔尋徑和位移寄存器的基本思路，采用支持優(yōu)先級(jí)FIFO排隊(duì)的優(yōu)先級(jí)先進(jìn)先出隊(duì)列PFQ(Priority FIFO Queue)[6]，充分利用高速本地總線，可以有效解決信號(hào)傳輸堵塞問題，實(shí)現(xiàn)高速數(shù)據(jù)傳輸，降低了延時(shí)，提高了帶寬利用率。

2.4 PCI接口模塊

鑒于本數(shù)據(jù)采集系統(tǒng)采集的數(shù)據(jù)量大，在把獲取的數(shù)據(jù)傳輸給計(jì)算機(jī)進(jìn)行分析處理時(shí)，應(yīng)用了先進(jìn)的高速PCI接口技術(shù)[3-4]，以32位133MB/s的速率運(yùn)行。將PCI9054 MODE0與MODE1的工作模式設(shè)置為C 模式，即數(shù)據(jù)和地址分別都為32位；采集系統(tǒng)的本地?cái)?shù)據(jù)與本地地址操作采用非分時(shí)復(fù)用組態(tài)，LA0～LA31為本地地址，LD0～LD31為本地?cái)?shù)據(jù)；系統(tǒng)與計(jì)算機(jī)接口的數(shù)據(jù)和地址采用分時(shí)復(fù)用模式，32位寬AD0～AD31。存儲(chǔ)PCI9054 配置信息的EEPROM采用93CS56芯片。PCI接口的邏輯信號(hào)流如圖5 所示。


2．5 CPLD控制模塊

CPLD是現(xiàn)代電子技術(shù)領(lǐng)域中的一門全新技術(shù)，它提供了基于計(jì)算機(jī)和電子技術(shù)的大規(guī)模數(shù)字電路設(shè)計(jì)方法。CPLD具有強(qiáng)大的邏輯功能，可以提高系統(tǒng)集成度，簡(jiǎn)化系統(tǒng)設(shè)計(jì)。新一代的CPLD不僅在速度上能滿足高速數(shù)字信號(hào)處理的要求，而且可編程資源也大大增加，具有在線可編程功能，使系統(tǒng)設(shè)計(jì)的靈活性和系統(tǒng)適用性得到很大的提升。因此，本數(shù)據(jù)采集系統(tǒng)采用了Altera公司的EPM3256ATC144-7芯片。該芯片具有256個(gè)宏單元，最多可提供158個(gè)I/O口。

本設(shè)計(jì)邏輯控制[7]主要分為四個(gè)部分：(1)對(duì)輸入通道開關(guān)的使能與通道選通控制以及切換；(2)對(duì)A/D轉(zhuǎn)換芯片的使能、數(shù)據(jù)轉(zhuǎn)化及自校正的控制；(3)對(duì)緩沖存儲(chǔ)芯片SRAM的讀寫狀態(tài)及其存儲(chǔ)標(biāo)志位的控制；(4)對(duì)PCI本地對(duì)話的控制，包括本地地址的選擇、數(shù)據(jù)包的組裝、通信握手信號(hào)、突發(fā)傳送與DMA傳送控制。

CPLD的應(yīng)用簡(jiǎn)化了系統(tǒng)的硬件邏輯控制電路設(shè)計(jì)，應(yīng)用VHDL編程實(shí)現(xiàn)了系統(tǒng)的控制與數(shù)據(jù)的初步處理，縮短了系統(tǒng)的開發(fā)周期。CPLD端口還提供了更多的擴(kuò)展功能。可見，無論是硬件結(jié)構(gòu)還是軟件程序，該系統(tǒng)都具有可升級(jí)的特點(diǎn)。

本高速實(shí)時(shí)數(shù)據(jù)采集系統(tǒng)按照工業(yè)要求設(shè)計(jì)，采用了高速的A/D轉(zhuǎn)換器MAX1200和雙通道并行結(jié)構(gòu)，實(shí)現(xiàn)了高速、大容量、高精度的數(shù)據(jù)采集和處理。該設(shè)計(jì)還利用了片上大容量?jī)?yōu)先級(jí)FIFO SRAM緩存技術(shù)，解決了數(shù)據(jù)采集量與短時(shí)傳輸速率之間可能出現(xiàn)的矛盾；不同數(shù)據(jù)存儲(chǔ)于不同存儲(chǔ)空間，大大提高了快速數(shù)據(jù)采集能力和系統(tǒng)的數(shù)據(jù)吞吐量。運(yùn)用了CPLD和PCI接口技術(shù)，極大地簡(jiǎn)化了硬件電路，通過設(shè)置不同的軟件程序參數(shù)可以形成不同的工業(yè)解決方案。因此，在開發(fā)周期較短或?qū)ο到y(tǒng)靈活性要求較高的工業(yè)現(xiàn)場(chǎng)，本設(shè)計(jì)是一種比較理想的數(shù)據(jù)采集系統(tǒng)。