基于FPGA的實(shí)時(shí)金融指數(shù)行情并行計(jì)算

作者：時(shí)間：2017-06-04 來(lái)源：網(wǎng)絡(luò)

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本文引用地址：http://butianyuan.cn/article/201706/348686.htm

一、立項(xiàng)依據(jù)

（1）面臨的問(wèn)題與挑戰(zhàn)

中國(guó)金融市場(chǎng)已經(jīng)是全球最大的金融市場(chǎng)之一，隨著市場(chǎng)規(guī)模的不斷擴(kuò)大，金融市場(chǎng)的功能發(fā)揮日益明顯，服務(wù)相關(guān)產(chǎn)業(yè)和國(guó)民經(jīng)濟(jì)的能力不斷提高。金融是現(xiàn)代經(jīng)濟(jì)的核心，金融現(xiàn)代化、市場(chǎng)化和國(guó)際化程度不斷提高，與社會(huì)主義市場(chǎng)經(jīng)濟(jì)體制相適應(yīng)的金融體制初步建立，并在優(yōu)化資源配置、支持經(jīng)濟(jì)改革、促進(jìn)經(jīng)濟(jì)持續(xù)發(fā)展和維護(hù)社會(huì)經(jīng)濟(jì)穩(wěn)定方面發(fā)揮了重要作用。

金融交易系統(tǒng)（例如股票交易系統(tǒng)）具有交易時(shí)間相對(duì)集中、交易指令和數(shù)據(jù)密集的特點(diǎn)，對(duì)交易系統(tǒng)處理速度具有很高的要求。近年來(lái)，資本市場(chǎng)的快速發(fā)展和算法交易技術(shù)（尤其是高頻交易）在全世界范圍內(nèi)的應(yīng)用，使得交易所在低交易延時(shí)領(lǐng)域面臨著巨大的技術(shù)挑戰(zhàn)。

交易所對(duì)于交易系統(tǒng)延時(shí)測(cè)量監(jiān)控需求也越來(lái)越迫切，同時(shí)對(duì)于大規(guī)模數(shù)據(jù)密集型計(jì)算的實(shí)時(shí)性要求也越來(lái)越高。對(duì)于交易系統(tǒng)及環(huán)節(jié)的高精度延時(shí)測(cè)量，達(dá)到近實(shí)時(shí)的分析性能基本可以準(zhǔn)確快速的監(jiān)測(cè)股票交易系統(tǒng)性能和狀態(tài)，但對(duì)于大規(guī)模實(shí)時(shí)交易數(shù)據(jù)分析，則需要達(dá)到更快的處理速度，實(shí)時(shí)性要求更高，直接關(guān)系到交易系統(tǒng)的服務(wù)質(zhì)量（QoS）。傳統(tǒng)的軟件技術(shù)或以軟件為核心的軟硬件加速技術(shù)難以滿足微秒級(jí)實(shí)時(shí)分析和實(shí)時(shí)響應(yīng)的要求，采用FPGA專用硬件結(jié)構(gòu)實(shí)現(xiàn)大規(guī)模數(shù)據(jù)密集型計(jì)算的并行加速稱為提高交易系統(tǒng)服務(wù)質(zhì)量的迫切需求。

金融交易所通過(guò)加速應(yīng)用軟件來(lái)獲得市場(chǎng)競(jìng)爭(zhēng)優(yōu)勢(shì).對(duì)金融應(yīng)用軟件加速,金融交易所能夠比競(jìng)爭(zhēng)對(duì)手更快更好地完成交易,更少出錯(cuò),大幅度提高收益.要提升性能首先得提高處理能力,全面提升性能要求處理能力至少提高一個(gè)數(shù)量級(jí)。中國(guó)股票交易系統(tǒng)的現(xiàn)狀，本項(xiàng)目將圍繞股票交易的規(guī)則和方法，以上證50指數(shù)的數(shù)據(jù)分析為典型應(yīng)用場(chǎng)景，通過(guò)專用硬件平臺(tái)實(shí)現(xiàn)大規(guī)模實(shí)時(shí)并行數(shù)據(jù)處理，根據(jù)特定計(jì)算模型實(shí)現(xiàn)快速進(jìn)行股票信息接受、數(shù)據(jù)處理、指數(shù)計(jì)算、行情更新等功能。擬采用FPGA為核心器件，研究交易數(shù)據(jù)的并行調(diào)度策略和計(jì)算模型，將相應(yīng)速度提升3-4個(gè)數(shù)量級(jí)，并給出FPGA隨股票數(shù)據(jù)數(shù)量、計(jì)算模型復(fù)雜度提高的并行加速性能分析。

（2）與系統(tǒng)建設(shè)長(zhǎng)期規(guī)劃的關(guān)系

本項(xiàng)目的研究成果除股票交易的并行加速模型與系統(tǒng)設(shè)計(jì)外，還包括對(duì)股票交易系統(tǒng)其它業(yè)務(wù)處理的硬件加速論證方案，根據(jù)計(jì)算任務(wù)特點(diǎn)不同，給出合理的硬件加速平臺(tái)建設(shè)方案，股票指數(shù)實(shí)時(shí)更新只是其中的一個(gè)應(yīng)用場(chǎng)景。

本項(xiàng)研究成果可以集成或獨(dú)立應(yīng)用與股票交易業(yè)務(wù)應(yīng)用，具有理論研究?jī)r(jià)值和實(shí)際應(yīng)用推廣價(jià)值，同時(shí)將為股票交易所下一代交易系統(tǒng)核心撮合引擎在硬件并行加速方面的技術(shù)革新奠定基礎(chǔ)。

二、國(guó)內(nèi)外研究現(xiàn)狀

在網(wǎng)絡(luò)以及網(wǎng)絡(luò)數(shù)據(jù)包處理相關(guān)問(wèn)題上，鏈路帶寬的劇增給高速網(wǎng)絡(luò)數(shù)據(jù)包處理帶來(lái)了極大的挑戰(zhàn)。傳統(tǒng)的純軟件網(wǎng)絡(luò)數(shù)據(jù)包處理在性能上已不能滿足需要。當(dāng)前網(wǎng)絡(luò)處理器、多核芯片等針對(duì)高性能網(wǎng)絡(luò)數(shù)據(jù)包處理提供了硬件加速技術(shù)，對(duì)多數(shù)網(wǎng)絡(luò)應(yīng)用提供了高性能實(shí)現(xiàn)方法。在對(duì)數(shù)據(jù)處理時(shí)延、吞吐量、丟包率等性能指標(biāo)有更高要求的應(yīng)用場(chǎng)合，還需要專用的加速硬件。目前基于現(xiàn)場(chǎng)可編程邏輯門陣列（FPGA）的通用高速網(wǎng)絡(luò)數(shù)據(jù)包處理硬件加速架構(gòu)對(duì)數(shù)據(jù)采集通路進(jìn)行硬件加速，實(shí)現(xiàn)了高速鏈路數(shù)據(jù)報(bào)文的線速采集，通過(guò)專用硬件進(jìn)行數(shù)據(jù)包轉(zhuǎn)發(fā)和流量控制，針對(duì)后端多核服務(wù)器的并行處理進(jìn)行優(yōu)化，實(shí)現(xiàn)了控制和分析平面的高性能處理。該架構(gòu)在流量采集、高精度時(shí)鐘同步、高速包分類和流量控制等方面，充分卸載了服務(wù)器的處理負(fù)荷，能有效地提高應(yīng)用系統(tǒng)的性能.

針對(duì)金融網(wǎng)絡(luò)數(shù)據(jù)處理的技術(shù)研究而言，國(guó)外已經(jīng)預(yù)言或?qū)崿F(xiàn)了很多相關(guān)硬件加速和并行計(jì)算的FPGA實(shí)現(xiàn)，其中Altera公司2008年面向蒙特卡羅算法（QMC）的FPGA加速模型建立，對(duì)價(jià)格衍生證券的實(shí)時(shí)精確估計(jì)判斷做出了很大的促進(jìn)作用。此外，2009年英國(guó)帝國(guó)理工學(xué)院和英國(guó)金融加速解決方案供應(yīng)商Celoxica合作，提出實(shí)現(xiàn)了一種叫“低延遲交易數(shù)據(jù)反饋計(jì)算模型”。針對(duì)現(xiàn)在越來(lái)越大的交易市場(chǎng)的變化數(shù)據(jù)（甚至超過(guò)gigabit），他們?yōu)橥顿Y者提供了網(wǎng)絡(luò)傳輸數(shù)據(jù)分析的FPGA加速處理方案，利用FGPA的可配置特點(diǎn)，可選擇地實(shí)現(xiàn)對(duì)交易數(shù)據(jù)的壓縮，過(guò)濾，篩選。其性能優(yōu)越，每秒最多處理高達(dá)3.5M條信息，處理延遲也控制在微秒量級(jí)上。不但激活了投資者的投資熱情，同時(shí)也極大促進(jìn)了金融市場(chǎng)流動(dòng)性。

FPGA的特點(diǎn)與應(yīng)用

FPGA是20世紀(jì)80年代中期出現(xiàn)的一種新型的現(xiàn)場(chǎng)可編程邏輯器件，用戶可以自己編寫(xiě)程序配置FPGA，從而實(shí)現(xiàn)預(yù)定的邏輯功能。因?yàn)镕PGA具有大規(guī)模數(shù)據(jù)并行處理能力、開(kāi)發(fā)周期短、可靠性高和現(xiàn)場(chǎng)可配置等特點(diǎn)，所以在短短的幾十年里，現(xiàn)場(chǎng)可編程邏輯嵌入式系統(tǒng)設(shè)計(jì)技術(shù)已經(jīng)成為信息產(chǎn)業(yè)最熱門的技術(shù)之一，應(yīng)用范圍遍及金融、航空航天、醫(yī)療、網(wǎng)絡(luò)通訊、安防、汽車電子、工業(yè)等多個(gè)熱門領(lǐng)域。在特定領(lǐng)域與傳統(tǒng)PC機(jī)相比，F(xiàn)PGA能夠?qū)⑻幚硭俣忍岣邘讉€(gè)數(shù)量級(jí)。

如圖1所示，F(xiàn)PGA主要由邏輯控制塊（CLB）、輸入輸出控制塊（IOB）和內(nèi)部連線三大部分組成，同時(shí)芯片內(nèi)部集成塊狀存儲(chǔ)器（BlockRAM）以及數(shù)字信號(hào)處理單元DSP以滿足高速數(shù)據(jù)處理應(yīng)用環(huán)境的需求。

圖1 FPGA內(nèi)部原理圖

三、項(xiàng)目?jī)?nèi)容與研究目標(biāo)

3.1研究?jī)?nèi)容

實(shí)時(shí)金融指數(shù)行情計(jì)算模型與并行調(diào)度策略

研究實(shí)時(shí)金融指數(shù)（本計(jì)劃書(shū)以股票ETF50為例）股票推導(dǎo)的計(jì)算模型與計(jì)算方法，根據(jù)數(shù)據(jù)計(jì)算類型的特點(diǎn)設(shè)計(jì)專用硬件處理單元的結(jié)構(gòu)模型；

研究有限計(jì)算資源條件下的行情數(shù)據(jù)緩存與并行調(diào)度策略，研究硬件計(jì)算資源劃分與共享技術(shù)；

研究透明數(shù)據(jù)接口技術(shù)，包括輸入端旁路高速數(shù)據(jù)獲取技術(shù)與實(shí)現(xiàn)方法以及輸出端的應(yīng)用接口技術(shù)。

基于FPGA的并行加速技術(shù)

研究基于FPGA的硬件千兆以太網(wǎng)數(shù)據(jù)獲取技術(shù)，實(shí)現(xiàn)完全硬件的TCP/IP協(xié)議棧解析和數(shù)據(jù)包過(guò)濾；

研究行情驅(qū)動(dòng)的大規(guī)模專用套利數(shù)據(jù)處理單元結(jié)構(gòu)、數(shù)據(jù)緩存與并行分發(fā)機(jī)制以及數(shù)據(jù)流水調(diào)度算法。

研究面向同構(gòu)計(jì)算單元（同種計(jì)算模型）和異構(gòu)計(jì)算單元（異種推導(dǎo)模型）協(xié)同的FPGA資源劃分技術(shù)，對(duì)資源進(jìn)行優(yōu)化配置，在有限計(jì)算資源條件下獲得最高的并行加速性價(jià)比。

實(shí)時(shí)金融指數(shù)行情的可配置與可擴(kuò)展技術(shù)，充分考慮FPGA專用邏輯特點(diǎn)提供計(jì)算模型的配置與合約推導(dǎo)的擴(kuò)展方案。

研究實(shí)時(shí)金融指數(shù)行情數(shù)據(jù)的高速分發(fā)及應(yīng)用接口技術(shù)，采用高速傳輸總線結(jié)構(gòu)實(shí)現(xiàn)實(shí)時(shí)金融指數(shù)行情數(shù)據(jù)的提取和管理。

3.2研究目標(biāo)

（1）實(shí)現(xiàn)實(shí)時(shí)金融指數(shù)的大規(guī)模硬件并行加速，將數(shù)據(jù)處理的性能提升3-4個(gè)數(shù)量級(jí)。給出數(shù)據(jù)獲取、數(shù)據(jù)分析、數(shù)據(jù)發(fā)布的總時(shí)間開(kāi)銷的最大加速比以及資源擴(kuò)展性價(jià)比分析。

（2）實(shí)現(xiàn)基于FPGA的千兆以太網(wǎng)數(shù)據(jù)獲取與硬件協(xié)議棧解析，突破軟件協(xié)議棧解析的性能瓶頸；設(shè)計(jì)并實(shí)現(xiàn)行情驅(qū)動(dòng)的硬件數(shù)據(jù)緩存、數(shù)據(jù)分發(fā)、并行調(diào)度與管理；實(shí)現(xiàn)基于FPGA的異構(gòu)與同構(gòu)計(jì)算單元相結(jié)合的大規(guī)模數(shù)據(jù)并行處理，實(shí)現(xiàn)多粒度流水控制和資源復(fù)用。

（3）提出加速平臺(tái)集成方法，設(shè)計(jì)集成平臺(tái)的芯片級(jí)與板級(jí)的動(dòng)態(tài)擴(kuò)展結(jié)構(gòu)；給出FPGA并行處理性能隨計(jì)算模型復(fù)雜度、股票信息數(shù)量、數(shù)據(jù)傳輸速率變化的評(píng)測(cè)分析報(bào)告，以及股票交易系統(tǒng)業(yè)務(wù)類型的硬件加速適應(yīng)性分析報(bào)告。

四、實(shí)施方案與技術(shù)路線

本項(xiàng)目實(shí)施首先分別采用FPGA設(shè)計(jì)實(shí)時(shí)金融指數(shù)行情的并行處理結(jié)構(gòu)，并通過(guò)測(cè)試數(shù)據(jù)和簡(jiǎn)化計(jì)算模型驗(yàn)證系統(tǒng)的可用性，對(duì)比分析硬件并行的加速比并給出隨輸入條件變化的性能提升分析，然后設(shè)計(jì)基于FPGA加速平臺(tái)的系統(tǒng)結(jié)構(gòu)和核心調(diào)度策略。

本項(xiàng)目的主要目標(biāo)是降低“實(shí)時(shí)金融指數(shù)行情”的計(jì)算和傳輸延遲，達(dá)到實(shí)時(shí)的指標(biāo)數(shù)據(jù)分析，因此性能評(píng)價(jià)是對(duì)數(shù)據(jù)獲取時(shí)間T_g、數(shù)據(jù)處理時(shí)間T_a、數(shù)據(jù)發(fā)布時(shí)間T_s的總時(shí)間T_t的評(píng)價(jià)公式（1）所示：

(1)

其中，基于FPGA的設(shè)計(jì)方案除采用并行結(jié)構(gòu)降低T_a，還實(shí)現(xiàn)硬件的協(xié)議棧解析，從而大大降低T_g，同時(shí)也采用硬核方式降低T_s的延遲；而FPGA在內(nèi)存交換的優(yōu)勢(shì)將有效降低T_s。

4.1基于FPGA的并行加速技術(shù)方案

（1）基于FPGA的并行加速總體結(jié)構(gòu)

圖3-1為系統(tǒng)結(jié)構(gòu)圖，主要由數(shù)據(jù)接收模塊、股票信息并行處理模塊、數(shù)據(jù)發(fā)送模塊組成。數(shù)據(jù)接收模塊主要負(fù)責(zé)協(xié)議包的跨層解析以及包過(guò)濾。股票信息并行處理模塊是整個(gè)系統(tǒng)的算法核心，采用高速并行方式分析股票信息，計(jì)算相關(guān)指數(shù)，并通過(guò)數(shù)據(jù)發(fā)送模塊快速發(fā)布。在股票信息并行處理模塊中，算法定向單元負(fù)責(zé)調(diào)度下層的異構(gòu)邏輯塊，異構(gòu)邏輯塊通過(guò)同構(gòu)邏輯晶格完成最基礎(chǔ)的數(shù)據(jù)計(jì)算。在股票信息并行處理模塊中，將所有的數(shù)據(jù)存儲(chǔ)于FPGA內(nèi)部的分布式RAM中，突破了IO傳輸?shù)钠款i。

圖7 FPGA計(jì)算系統(tǒng)結(jié)構(gòu)圖

對(duì)于數(shù)據(jù)計(jì)算，每一種股票指數(shù)都有自己的指數(shù)計(jì)算的方法（本計(jì)劃書(shū)以上證50指數(shù)為例）：

上證 50 指數(shù)采用派許加權(quán)方法，按照樣本股的調(diào)整股本數(shù)為權(quán)數(shù)進(jìn)行加權(quán)計(jì)算。計(jì)

算公式為：

Ip = Pa / base * 1000 （1）

Ip:報(bào)告期指數(shù) Pa:報(bào)告期成份股的調(diào)整市值 base:基期

其中，Pa ＝ Σ（Pi× St）（2）

Pi:市價(jià) St:調(diào)整股數(shù)。

調(diào)整股本數(shù)采用分級(jí)靠檔的方法對(duì)成份股股本進(jìn)行調(diào)整。

上證50 指數(shù)的分級(jí)靠檔方

法如下表所示。

流通比例(%) ≤10 (10，20] (20，30] (30，40] (40，50] (50，60] (60，70] (70，80] >80

加權(quán)比例(%) 流通比例 20 30 40 50 60 70 80 100

將上面計(jì)算方法進(jìn)行抽象可以得到：

(2)

其中x_n為從股票信息中抽象出的向量，即為Pa。為多項(xiàng)式系數(shù)，將表示為如公式（3）所示的向量形式:

(3)

對(duì)于向量以及 ()，定義如果其中，則同構(gòu)算法，否則異構(gòu)算法。對(duì)所有的異構(gòu)算法進(jìn)行等價(jià)類劃分得到m個(gè)集合。如圖2所示，在用FPGA實(shí)現(xiàn)時(shí)，對(duì)m個(gè)異構(gòu)算法采用并行實(shí)現(xiàn)方式。對(duì)于同構(gòu)算法，在各異構(gòu)結(jié)構(gòu)中實(shí)現(xiàn)多個(gè)同構(gòu)的計(jì)算晶格來(lái)提高同構(gòu)算法的并行處理能力。若用[T_m]表示集合T_m中元素的數(shù)量，用表示各異構(gòu)結(jié)構(gòu)中同構(gòu)結(jié)構(gòu)的實(shí)現(xiàn)數(shù)量，用表示每一種同構(gòu)計(jì)算晶格計(jì)算一次的時(shí)間，用t_a表示分配k個(gè)計(jì)算序列所消耗的時(shí)間，那么整個(gè)計(jì)算過(guò)程所需時(shí)間t_logic如公式（4）所示：

(4)

（2）可配置性與可擴(kuò)展性設(shè)計(jì)

為了便于用戶自定義計(jì)算規(guī)則和業(yè)務(wù)擴(kuò)展，從設(shè)計(jì)架構(gòu)上采用讀入配置文件的方式并且提供擴(kuò)展空間，實(shí)現(xiàn)配置性和擴(kuò)展性。

可配置性：為用戶設(shè)計(jì)圖形化的配置界面軟件，當(dāng)軟件接受用戶計(jì)算請(qǐng)求后會(huì)自動(dòng)生成相應(yīng)的配置文件，來(lái)配置FPGA中的配置寄存器，實(shí)現(xiàn)不同要求不同需求、不同用途的運(yùn)算。

可擴(kuò)展性：在系統(tǒng)設(shè)計(jì)中，預(yù)留新合約擴(kuò)展空間，以哈希表等數(shù)據(jù)結(jié)構(gòu)存儲(chǔ)運(yùn)算。運(yùn)算過(guò)程中，行情數(shù)據(jù)包到來(lái)時(shí)，F(xiàn)PGA會(huì)通過(guò)哈希函數(shù)查找哈希表，確定數(shù)據(jù)的有效性和計(jì)算規(guī)則，進(jìn)行邏輯判斷進(jìn)行選擇。

（3）基于FPGA的硬件以太網(wǎng)協(xié)議跨層解析

在數(shù)據(jù)分析獲取過(guò)程中，以太網(wǎng)的協(xié)議解析占據(jù)了很大的時(shí)間比例。如果采用一般的軟件解包方法，時(shí)間一般延遲包括每一網(wǎng)絡(luò)層的解包時(shí)間和中間數(shù)據(jù)的傳輸時(shí)間，時(shí)間延遲可達(dá)毫秒級(jí)甚至更高?？紤]到降低整個(gè)系統(tǒng)的數(shù)據(jù)傳輸延遲，進(jìn)而提升處理性能，提出以下兩種解決方案。

1）使用FPGA集成的可配置IP核。FPGA的IP核基于硬件原理實(shí)現(xiàn)，在數(shù)據(jù)傳輸延遲和網(wǎng)絡(luò)數(shù)據(jù)解包能力上都大大優(yōu)于傳統(tǒng)的軟件處理過(guò)程，而且極大縮短了開(kāi)發(fā)周期，其可靠性，可配置性，通用性都相當(dāng)出色。適合在項(xiàng)目的中前期作為數(shù)據(jù)輸入的模擬測(cè)試。但是具體面向此項(xiàng)目IP核也會(huì)有自身的冗余，在MAC層不能進(jìn)行自定義的協(xié)議解析，總的延遲大約在幾十微秒至幾百微秒。

2）針對(duì)本應(yīng)用設(shè)計(jì)基于跨層解析的以太網(wǎng)數(shù)據(jù)分析模型。由于套利計(jì)算的數(shù)據(jù)源的包格式固定，封裝簡(jiǎn)單，而且屬于旁路數(shù)據(jù)，完全可以自行設(shè)計(jì)針對(duì)本應(yīng)用的專用數(shù)據(jù)解析功能部分，方案優(yōu)勢(shì)和創(chuàng)新點(diǎn)在于在MAC層跨層解析數(shù)據(jù)以及包過(guò)濾，數(shù)據(jù)接收與解析時(shí)間重疊。采用狀態(tài)機(jī)逐層進(jìn)行包過(guò)濾，在有限機(jī)器周期內(nèi)便可獲得需要計(jì)算的數(shù)據(jù)，時(shí)間延遲可控制在微秒級(jí)。

基于FPGA的硬件以太網(wǎng)協(xié)議跨層解析能夠降低傳統(tǒng)軟件協(xié)議棧的數(shù)據(jù)包處理固有延遲（可能占據(jù)整個(gè)延遲的80%以上開(kāi)銷），大大提高數(shù)據(jù)獲取和預(yù)處理效率。

（4）高速應(yīng)用接口設(shè)計(jì)方案

板級(jí)數(shù)據(jù)輸出采用PCI-Express接口，PCI-Express接口具有擴(kuò)展性強(qiáng)、低成本、低延遲、高速率等顯著優(yōu)點(diǎn)。單根鏈路速率為2.5Gb/s，為了解決本系統(tǒng)的IO瓶頸，在系統(tǒng)輸出端擬采用8根鏈路與PC機(jī)通信。那么理論上速度可達(dá)到20Gb/s，能夠滿足系統(tǒng)的速度要求，同時(shí)也可以滿足系統(tǒng)升級(jí)后的速率要求。PCI-Express與PC機(jī)連接方式由圖8所示，可見(jiàn)PCI-Express的擴(kuò)展性極強(qiáng)。

圖8 PCI-Express拓?fù)鋱D

在本系統(tǒng)中主要采用單點(diǎn)的PCI-Express Endpoint與PC機(jī)通信，PCI-Express Endpoint功能結(jié)構(gòu)與接口如圖9所示，數(shù)據(jù)主要依次通過(guò)Transaction Layer、Data Link LayerPhysical Layer三層傳輸?shù)搅硪欢?。用戶可以通過(guò)Configuration Interface對(duì)PCI-Express進(jìn)行配置。

圖9 PCI-Express

在數(shù)據(jù)傳輸密集時(shí)，可以配置PCI-Express為突發(fā)傳輸模式，這樣，只需經(jīng)過(guò)起始的握手后，便可快速的進(jìn)行數(shù)據(jù)傳輸。如圖10所示，在PC機(jī)端擬采用乒乓數(shù)據(jù)緩沖池作為PCI-Express的數(shù)據(jù)接收緩沖區(qū)，當(dāng)其中一個(gè)緩沖區(qū)滿時(shí)，會(huì)產(chǎn)生DMA中斷通知PC機(jī)操作系統(tǒng)，PC機(jī)即可對(duì)數(shù)據(jù)進(jìn)行處理。這種乒乓緩沖池可以在突破PC機(jī)處理速度與本系統(tǒng)傳輸速度不一致的IO瓶頸的同時(shí)，減少本系統(tǒng)的IO傳輸延遲等待。