硬件描述語言Verilog HDL設(shè)計進階之： Verilog HDL高級語法結(jié)構(gòu)—任務(wù)

4.2 Verilog HDL高級語法結(jié)構(gòu)——任務(wù)（TASK）

如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務(wù)。任務(wù)完成以后控制就傳回啟動過程。如任務(wù)內(nèi)部有定時控制，則啟動的時間可以與控制返回的時間不同。
任務(wù)可以啟動其他的任務(wù)，其他任務(wù)又可以啟動別的任務(wù)，可以啟動的任務(wù)數(shù)是沒有限制的。不管有多少任務(wù)啟動，只有當(dāng)所有的啟動任務(wù)完成以后，控制才能返回。

1．任務(wù)定義
定義任務(wù)的語法如下：

任務(wù):
task 任務(wù)名>;
端口及數(shù)據(jù)類型聲明語句>
語句1>
語句2>
...
語句n>
endtask

這些聲明語句的語法與模塊定義中的對應(yīng)聲明語句的語法是一致的。

2．任務(wù)調(diào)用及變量傳遞
調(diào)用任務(wù)并傳遞輸入/輸出變量的聲明語句的語法如下：

任務(wù)名>(端口1，端口2，...，端口n);

下面的例子說明怎樣定義任務(wù)和調(diào)用任務(wù)。
任務(wù)定義如下所示：

task my_task;
input a, b;
inout c;
output d, e;
…
語句> //執(zhí)行任務(wù)工作相應(yīng)的語句
…
c = foo1; //賦初始值
d = foo2; //對任務(wù)的輸出變量賦值
e = foo3;
endtask

任務(wù)調(diào)用如下所示：

my_task(v,w,x,y,z);

任務(wù)調(diào)用變量(v、w、x、y、z)和任務(wù)定義的I/O變量(a、b、c、d、e)之間是一一對應(yīng)的。當(dāng)任務(wù)啟動時，由v、w和x傳入的變量賦給了a、b和c。當(dāng)任務(wù)完成后的輸出又通過c、d和e賦給了x、y和z。下面用一個具體的例子用來說明怎樣在模塊的設(shè)計中使用任務(wù)，使程序容易讀懂。

module traffic_lights;
reg clock, red, amber, green;
parameter on=1, off=0, red_tics=350,
amber_tics=30,green_tics=200;
initial red=off; //交通燈初始化
initial amber=off;
initial green=off;

always begin //交通燈控制時序
red=on; //開紅燈
light(red,red_tics); //調(diào)用等待任務(wù)
green=on; //開綠燈
light(green,green_tics); //等待
amber=on; //開黃燈
light(amber,amber_tics); //等待
end

task light（color,tics）; //定義交通燈開啟時間的任務(wù)
output color;
input［31:0］ tics;
begin
repeat(tics) @(posedge clock); //等待tics個時鐘的上升沿
color=off; //關(guān)燈
end
endtask

always begin //產(chǎn)生時鐘脈沖的always塊
#100 clock=0;
#100 clock=1;
end
endmodule

這個例子描述了一個簡單的交通燈的時序控制，并且該交通燈有它自己的時鐘產(chǎn)生器。