verilog HDL基礎(chǔ)之：實例3 數(shù)字跑表

實例的內(nèi)容及目標

1．實例的主要內(nèi)容

本節(jié)通過Verilog HDL語言編寫一個具有“百分秒、秒、分”計時功能的數(shù)字跑表，可以實現(xiàn)一個小時以內(nèi)精確至百分之一秒的計時。

數(shù)字跑表的顯示可以通過編寫數(shù)碼管顯示程序來實現(xiàn)，本實例只給出數(shù)字跑表的實現(xiàn)過程。讀者還可以通過增加小時的計時功能，實現(xiàn)完整的跑表功能。

2．實例目標

本實例主要實現(xiàn)了計數(shù)及進位的設(shè)計，通過幾個always模塊的設(shè)計實現(xiàn)一個特定用途的模塊——數(shù)字跑表。通過本實例，讀者應(yīng)達到下面的一些實例目標。

• 初步掌握Verilog語言的設(shè)計方法。
• 完成一個數(shù)字跑表的設(shè)計。

原理簡介

本數(shù)字跑表首先要從最低位的百分秒計數(shù)器開始，按照系統(tǒng)時鐘進行計數(shù)。計數(shù)至100后向秒計數(shù)器進位，秒計數(shù)器以百分秒計數(shù)器的進位位為時鐘進行計數(shù)。計數(shù)至60后向分計數(shù)器進位，分計數(shù)器以秒計數(shù)器的進位位為時鐘進行計數(shù)，讀者可以自行增加小時計數(shù)器。

數(shù)字跑表巧妙地運用進位位作為計數(shù)時鐘來減少計數(shù)的位數(shù)。如果統(tǒng)一使用系統(tǒng)時鐘作為計數(shù)時鐘，那秒計數(shù)器將是一個6000進制的計數(shù)器，而分計數(shù)器將是一個3600000進制的計數(shù)器。這樣將極大的浪費FPGA的邏輯資源。而使用進位位作為計數(shù)時鐘，只需要一個100進制的計數(shù)器和兩個60進制的計數(shù)器。

本實例的數(shù)字跑表模塊圖。

在實際的設(shè)計中，為了使計數(shù)器更加簡單，計數(shù)器使用高低位兩個計數(shù)器實現(xiàn)。100進制計數(shù)器分別是高位10進制計數(shù)器，低位10進制計數(shù)器；60進制計數(shù)分別是高位6進制計數(shù)器，低位10進制計數(shù)器。這樣整個數(shù)字跑表使用6個計數(shù)器實現(xiàn)。

同時由于10進制計數(shù)器重復(fù)使用了5次，可以使用獨立的模塊實現(xiàn)10進制計數(shù)器，這樣就可以通過模塊復(fù)用來節(jié)省整個模塊使用的資源。

數(shù)字跑表提供了清零位CLR和暫停位PAUSE，百分秒的時鐘信號可以通過系統(tǒng)時鐘分頻提供。分頻至1/100s，即可實現(xiàn)真實的時間計數(shù)。詳細的時鐘分頻設(shè)計讀者可參考相關(guān)的資料實現(xiàn)，在本實例中不再提供。

代碼分析

下面給出這個數(shù)字跑表的源代碼，讀者可以將這些源代碼嵌入自己的工程設(shè)計中，來實現(xiàn)數(shù)字跑表的功能。

首先給出代碼中端口信號的定義，讀者可根據(jù)這些端口與自己的工程設(shè)計進行連接。

• CLK：時鐘信號。
• CLR：異步復(fù)位信號。
• PAUSE：暫停信號。
• MSH、MSL：百分秒的高位和低位。
• SH、SL：秒信號的高位和低位。
• MH、ML：分鐘信號的高位和低位。

下面是數(shù)字跑表的Verilog HDL源代碼及說明。

module paobiao(CLK,CLR,PAUSE,MSH,MSL,SH,SL,MH,ML); //端口說明

input CLK,CLR;

input PAUSE;

output［3:0］ MSH,MSL,SH,SL,MH,ML; //內(nèi)部信號說明

reg［3:0］ MSH,MSL,SH,SL,MH,ML;

reg cn1,cn2; //cn1為百分秒向秒的進位，cn2為秒向分的進位

//百分秒計數(shù)模塊，每計滿100，cn1 產(chǎn)生一個進位

always @(posedge CLK or posedge CLR) begin

if(CLR) begin //異步復(fù)位

{MSH,MSL}=8h00;

cn1=0;

end

else if(!PAUSE) begin //PAUSE 為0時正常計數(shù)，為1時暫停計數(shù)

if(MSL==9) begin

MSL=0; //低位計數(shù)至10時，低位歸零

if(MSH==9) begin

MSH=0; //低、高位計數(shù)至10時，高位歸零

cn1=1; //低、高位計數(shù)至10時，觸發(fā)進位位

end

else //低位計數(shù)至10，高位計數(shù)未至10時，高位計數(shù)

MSH=MSH+1;

end

else begin

MSL=MSL+1; //低位計數(shù)未至10時，低位計數(shù)

cn1=0; //低位計數(shù)未至10時，不觸發(fā)進位位

end

end

end

//秒計數(shù)模塊，每計滿60，cn2 產(chǎn)生一個進位

always @(posedge cn1 or posedge CLR) begin

if(CLR) begin //異步復(fù)位

{SH,SL}=8h00;

cn2=0;

end

else if(SL==9) begin

SL=0; //低位計數(shù)至10時，低位歸零

if(SH==5) begin

SH=0; //低位計數(shù)至10，高位計數(shù)至6時，高位歸零

cn2=1; //低位計數(shù)至10，高位計數(shù)至6時，觸發(fā)進位位

end

else

SH=SH+1; //低位計數(shù)至10，高位計未數(shù)至6時，高位計數(shù)

end

else begin

SL=SL+1; //低位計數(shù)未至10時，低位計數(shù)

cn2=0; //低位計數(shù)未至10時，不觸發(fā)進位位

end

end

//分鐘計數(shù)模塊，每計滿60，系統(tǒng)自動清零

always @(posedge cn2 or posedge CLR) begin

if(CLR) begin //異步復(fù)位

{MH,ML}=8h00;

end

else if(ML==9) begin

ML=0; //低位計數(shù)至10時，低位歸零

if(MH==5)

MH=0; //低位計數(shù)至10，高位計數(shù)至6時，高位歸零

else

MH=MH+1; //低位計數(shù)至10，高位計未數(shù)至6時，高位計數(shù)

end

else

ML=ML+1; //低位計數(shù)未至10時，低位計數(shù)

end

endmodule

通過上面的這3個模塊，即可實現(xiàn)數(shù)字跑表的功能。