通信接口免費IP核的應(yīng)用
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1.引言
本文引用地址：http://butianyuan.cn/article/201706/348870.htm隨著集成電路行業(yè)制造工藝的飛速發(fā)展，芯片的集成度急劇增加，且具有較高的功能和復(fù)雜度。從設(shè)計開發(fā)和市場的角度來看，這些特征都對電路設(shè)計人員提出了新的挑戰(zhàn)。目前，設(shè)計復(fù)用技術(shù)已成為了解決問題的有效方法；根據(jù)業(yè)界經(jīng)驗，任何模塊如果不作任何修改就可以在十個或更多項目中復(fù)用，都應(yīng)以IP核的形式進(jìn)行開發(fā)設(shè)計。
IP(Intellectual Property)核是指具有獨立知識產(chǎn)權(quán)的電路核，用于實現(xiàn)特定的電路功能和結(jié)構(gòu)，一般包括軟核、硬核與固核[ 1 ]。軟核是以P L D器件為目標(biāo)載體用硬件描述語言設(shè)計可復(fù)用電路，硬核是針對集成電路制造而設(shè)計的電路結(jié)構(gòu)掩膜，固核是完成綜合后以網(wǎng)表形式存在的文件。在基于可編程邏輯器件（FPGA/CPLD）的工程設(shè)計中，由于開發(fā)工具的通用性、設(shè)計語言的標(biāo)準(zhǔn)化，使得電路的設(shè)計過程基本與器件硬件結(jié)構(gòu)無關(guān)；以IP核形式設(shè)計的各種功能模塊具有良好的兼容性和移植性，恰當(dāng)?shù)貜?fù)用這些IP核可使設(shè)計效率大大提高，降低設(shè)計成本和開發(fā)周期。
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