基于FPGA的鍵盤輸入累計(jì)存儲(chǔ)IP核的設(shè)計(jì)與驗(yàn)證

基于FPGA設(shè)計(jì)了一款通用鍵盤IP核,該核主要實(shí)現(xiàn)對(duì)鍵盤輸入信號(hào)的計(jì)算與存儲(chǔ)功能,并在quartusⅡ環(huán)境下使用VHDL語(yǔ)言,采用自頂向下設(shè)計(jì)方式,編輯生成RTL原理圖,并做了相關(guān)的時(shí)序仿真驗(yàn)證。經(jīng)驗(yàn)證此IP核具有較強(qiáng)的魯棒性和較高的反應(yīng)速度,可作為基礎(chǔ)輸入模塊,為其他模塊提供有力控制輸入與數(shù)據(jù)支持。

基于FPGA的鍵盤輸入累計(jì)存儲(chǔ)IP核的設(shè)計(jì)與驗(yàn)證.pdf