一種混合結(jié)構(gòu)高速LDPC編碼器的FPGA實(shí)現(xiàn)

分析了準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼生成矩陣的結(jié)構(gòu)特點(diǎn),討論了硬件可實(shí)現(xiàn)的三種常見(jiàn)編碼器結(jié)構(gòu),提出了一種混合結(jié)構(gòu)的FPGA實(shí)現(xiàn)方法。通過(guò)利用循環(huán)矩陣的結(jié)構(gòu)特性,增加少量硬件開(kāi)銷,就可以實(shí)現(xiàn)編碼器高速編碼,滿足高速通信需求,吞吐量達(dá)1.36Gb/s。

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