設(shè)計了一組基于CPLD的PLC背板總線協(xié)議接口芯片，協(xié)議芯片可以區(qū)分PLC的背板總線的周期性數(shù)據(jù)和非周期性數(shù)據(jù)。詳細(xì)介紹了通過Verilog HDL語言設(shè)計狀態(tài)機(jī)、協(xié)議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩(wěn)定的試驗結(jié)果驗證了協(xié)議芯片設(shè)計的可行性。
本文引用地址：http://www.butianyuan.cn/article/201706/348936.htm基于CPLD的PLC背板總線協(xié)議接口芯片的設(shè)計方案.doc
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