基于FPGA的視頻傳輸流發(fā)送系統(tǒng)設(shè)計(jì)

1 引言

　　在目前的廣播電視系統(tǒng)中ASI接口是使用非常廣泛的一種接口形式，該接口隨同SPI一起被歐洲電信標(biāo)準(zhǔn)化協(xié)會（ETSI）制訂，以使不同廠家生產(chǎn)的MPEG2單元可以方便地進(jìn)行互聯(lián)。本設(shè)計(jì)方案以FPGA為核心器件，制作出了SPI-ASI接口轉(zhuǎn)換器。這套方案成本較低，利用FPGA的可編程性，硬件的升級較容易。

　　2 系統(tǒng)結(jié)構(gòu)和功能分析

　　2.1 DVB－ASI介紹

　　一般的Mpeg2編碼器的輸出和解碼器的輸入都是標(biāo)準(zhǔn)的并行11位信號，處理簡單而且擴(kuò)展性強(qiáng)，符合SPI（Synchronous Parallel Interface）信號接口。傳輸SPI信號，在傳輸鏈路上是LVDS技術(shù)和25根管腳連接的，因此具有連線多、復(fù)雜，傳輸距離短，容易出現(xiàn)錯(cuò)誤等缺點(diǎn)，而且，SPI的熱插拔性能也較差。

　　ASI是個(gè)串行傳輸協(xié)議，TS流以串行的方式傳輸，為了保證接收端能正確恢復(fù)出TS流DATA數(shù)據(jù)，發(fā)送端需要插入同步字K28.5。ASI協(xié)議中沒有PSYNC、DVALID和CLOCK信息，因此，在接收端需要根據(jù)TS流的同步字節(jié)0x47，由外部邏輯合成這3個(gè)信號。

　　ASI傳輸流可以發(fā)送不同數(shù)據(jù)速率的Mpeg2數(shù)據(jù)，但傳輸速率恒定，為270Mbps。因此ASI可以發(fā)送和接收不同速率的Mpeg2數(shù)據(jù)。ASI傳輸系統(tǒng)使用分層結(jié)構(gòu)描述，最高層、第2層使用MPEG-2標(biāo)準(zhǔn)ISO/IEC 13818-1，第0層和第1層是基于ISO/IEO CD 14165-1的FC纖維信道。FC支持多種物理傳輸媒介，本方案選用同軸電纜傳輸。

　　2.2 DVB－ASI信號發(fā)送系統(tǒng)結(jié)構(gòu)

　　為了在編、解碼器和傳輸設(shè)備之間能正確傳遞數(shù)據(jù)，本方案以FPGA（Altera公司的EP1C6T144C8）為核心器件，在SPI和ASI信號之間進(jìn)行轉(zhuǎn)換。原理如圖1所示。其中，27MHz時(shí)鐘作為系統(tǒng)時(shí)鐘，為FIFO、8B10B編碼和并串轉(zhuǎn)換提供時(shí)鐘源信號。由于SPI接口采用LVDS電平傳輸數(shù)據(jù)，從DB25-F頭輸入的并行信號，首先需要進(jìn)行LVDS->TTL電平轉(zhuǎn)換，得到SPI接口定義的DATA、PSYNC、DVALID和CLOCK并行信號。丟棄PSYNC和DVALID信號，將DATA和CLOCK信號直接連接到FIFO的輸入端。外部邏輯控制著FIFO的讀，從FIFO讀出的數(shù)據(jù)送給8B10B編碼模塊進(jìn)行編碼轉(zhuǎn)換，并以270Mbps的速率輸出串行數(shù)據(jù)。其中，270MHz時(shí)鐘由27MHz系統(tǒng)時(shí)鐘通過鎖相環(huán)產(chǎn)生。串行信號電氣特性為差分的PECL電平，經(jīng)過1:1的變壓器隔離后，由BNC頭輸出。

　　FIFO的寫入時(shí)鐘即為TS流的字節(jié)時(shí)鐘CLOCK，而讀出時(shí)鐘為固定值27MHz。采用不同的FIFO讀邏輯，可以產(chǎn)生突發(fā)或連續(xù)兩種ASI輸出模式。本方案中，F(xiàn)IFO、FIFO的讀寫控制邏輯、8B10B編碼以及并串轉(zhuǎn)換均由FPGA 實(shí)現(xiàn)，ASI輸出為突發(fā)模式。

本文引用地址：http://butianyuan.cn/article/201706/349464.htm 　　圖 1 SPI轉(zhuǎn)ASI模塊原理圖

　　在ASI的編碼過程中，只需將MPEG2的八位數(shù)據(jù)和一位TS碼率傳輸時(shí)鐘輸入到FPGA。在本方案中，TS格式為188個(gè)字節(jié)，因此數(shù)據(jù)有效信號DVALID一直為高，F(xiàn)PGA忽略這個(gè)信號，只管接收TS碼流數(shù)據(jù)，而不用關(guān)心TS碼流的同步頭。PSYNC幀同步信號則作為FIFO讀入的控制信號。FPGA將接收到的數(shù)據(jù)以TS碼率時(shí)鐘寫入FIFO，當(dāng)FIFO半滿時(shí)，F(xiàn)PGA接收到FIFO的半滿信號，然后FIFO控制邏輯發(fā)出FIFO可讀信號，編碼模塊以以27Mbps讀取FIFO中的數(shù)據(jù)；當(dāng)計(jì)數(shù)器計(jì)數(shù)到編碼模塊讀取了一定數(shù)量（188個(gè)讀FIFO信號周期）的FIFO數(shù)據(jù)，則發(fā)送FIFO不可讀信號，防止FIFO讀空。

　　在FIFO不可讀時(shí)，向ASI碼流中填充K28.5以維持270Mbps的固定傳輸速率。最后串行數(shù)據(jù)經(jīng)過驅(qū)動就可用同軸電纜傳送出去。本方案中，K28.5的插入方法選擇在每個(gè)傳輸包前必須有至少兩個(gè)同步字（K28.5字符），這符合ASI的傳輸規(guī)定。

　　3 系統(tǒng)各結(jié)構(gòu)的實(shí)現(xiàn)方法

　　3.1 信號輸入

　　在ASI的編碼過程中，只需將Mpeg2傳輸流的八位數(shù)據(jù)和一位TS碼率傳輸時(shí)鐘輸入到FPGA。在本方案中，TS數(shù)據(jù)通過富士通的專用ASIC芯片MB86391產(chǎn)生。由于控制MB86391產(chǎn)生的TS格式為188個(gè)字節(jié)，因此數(shù)據(jù)有效信號DVALID一直為高，F(xiàn)PGA忽略這個(gè)信號，只管接收碼流數(shù)據(jù)，而不用關(guān)心TS碼流的同步頭。PSYNC幀同步信號也一樣忽略，只是需要從幀同步信號拉高開始，F(xiàn)PGA將接收到的數(shù)據(jù)以TS碼率時(shí)鐘寫入FIFO。

　　3.2 FIFO模塊

　　FPGA在搜索到188字節(jié)包長的包頭0x47后開始將數(shù)據(jù)寫入FIFO，同時(shí)監(jiān)測FIFO的半滿信號HF, 若半滿則將FIFO的讀使能信號抬高, 而此時(shí)從FIFO讀出數(shù)據(jù)給8B/10B編碼模塊完成編碼。讀數(shù)據(jù)時(shí)，由FPGA對FIFO的讀信號的時(shí)鐘脈沖計(jì)數(shù)，計(jì)到188個(gè)后，將FIFO的讀使能拉低，并判斷FIFO是否半滿。此時(shí)FPGA將不再發(fā)出讀FIFO信號, 而是在每個(gè)時(shí)鐘的上升沿插入一個(gè)K28.5同步字, 待發(fā)現(xiàn)FIFO半滿信號HF出現(xiàn)后, 再次將FIFO的讀使能抬高，并保持188個(gè)讀FIFO信號周期，如此反復(fù)。由于FPGA時(shí)鐘引腳接一個(gè)27MHz的外部時(shí)鐘, 而在每個(gè)時(shí)鐘的上升沿, 不是輸出正常數(shù)據(jù)就是同步字, 所以不管FIFO是否有數(shù)據(jù)提供給后端的8B/10B編碼器，F(xiàn)PGA最終都將送出固定的270Mbps的串行數(shù)據(jù)，構(gòu)成DVB－ASI的標(biāo)準(zhǔn)數(shù)據(jù)格式。

　　3.3 8B/10B編碼模塊

　　8B/10B編碼模塊是ASI接口轉(zhuǎn)換的核心之一。DVB-ASI數(shù)據(jù)編碼層的傳輸規(guī)約包括串行編碼規(guī)則、專用字符和差錯(cuò)控制。它采用DC平衡的8B/10B傳輸碼。這種碼把每一個(gè)8bit數(shù)據(jù)字節(jié)變換成符合直流平衡特性的10bit碼字。這種碼通過無效傳輸碼點(diǎn)和“運(yùn)行”的不均衡性來提供差錯(cuò)校驗(yàn)。作為超出對數(shù)據(jù)字節(jié)進(jìn)行編碼需要的額外碼點(diǎn),規(guī)定了專用字符。

　　系統(tǒng)以字節(jié)同步的方式接收MPEG-2傳送包,接收的參考時(shí)鐘是采用固定的27MHz的時(shí)鐘頻率。接著,對字節(jié)進(jìn)行8B/10B編碼,對出現(xiàn)的每一個(gè)8bit字節(jié)產(chǎn)生一個(gè)10bit的字,使這些10bit字通過以固定輸出比特率270Mbps工作的并/串轉(zhuǎn)換。

　　將8B/10B編碼劃分為3個(gè)模塊實(shí)現(xiàn),較好地反映了8B/10B編碼的特點(diǎn),實(shí)現(xiàn)流程清楚,容易編寫代碼。具體實(shí)現(xiàn)步驟為: ① 判斷是特殊字符還是數(shù)據(jù); ② 若是特殊字符（3B4B）,根據(jù)RD極性直接取值; ③ 若是數(shù)據(jù),根據(jù)RD極性和前一個(gè)10bit模塊的編碼情況確定當(dāng)前6 bit的取值; ④ 根據(jù)當(dāng)前6 bit編碼值確定當(dāng)前4 bit的編碼取值。⑤ 將當(dāng)前6 bit編碼和當(dāng)前4bit編碼組成當(dāng)前10bit編碼輸出。

　　3.4 并串轉(zhuǎn)換模塊

　　在完成8B10B編碼以后，將信號送至并串轉(zhuǎn)換模塊轉(zhuǎn)換為串行數(shù)據(jù)流，通過270MHz時(shí)鐘將串行信號送出，ASI接口采用兩線差分方式進(jìn)行串行數(shù)據(jù)傳輸。

　　4 測試結(jié)果

　　首先對ASI發(fā)送系統(tǒng)進(jìn)行功能仿真，仿真平臺為ModelSim6.0，本設(shè)計(jì)中，ASI發(fā)送系統(tǒng)的輸入輸出的仿真波形如下圖所示：

　　圖 2 ASI發(fā)送系統(tǒng)的仿真波形

　　仿真結(jié)果表明，輸入信號與編碼信號之間順序相差一個(gè)碼元周期，輸出抖動被完全消除。

　　本文中的ASI接口測試由Honeywell公司的攝像頭、自行研制的MPEG2編碼板(視頻壓縮芯片為MB86391)、MPEG2解碼器、顯示器構(gòu)成，如圖3所示。

　　圖 3 系統(tǒng)組成

　　ASI發(fā)送測試為：Honeywell公司的攝像頭和自行研制的MPEG2編碼板輸出符合MPEG2標(biāo)準(zhǔn)的TS流,通過標(biāo)準(zhǔn)SPI口送給本文的ASI轉(zhuǎn)換系統(tǒng)的SPI輸入，而經(jīng)SPI到ASI的轉(zhuǎn)換，通過BNC接頭的有線電纜送給解碼器的ASI口輸入，解碼后的視頻輸出送給顯示器,連續(xù)播放數(shù)十小時(shí)，圖像清晰且顯示正常無誤。

　　實(shí)驗(yàn)結(jié)果證明，采用本文方法設(shè)計(jì)的ASI發(fā)送系統(tǒng)，符合標(biāo)準(zhǔn)ASI接口規(guī)范，能有效可靠的實(shí)現(xiàn)SPI－ASI的編碼功能和高速串行數(shù)據(jù)流的發(fā)送功能。

　　5 結(jié)語

　　本文作者創(chuàng)新點(diǎn): 在分析ASI發(fā)送系統(tǒng)機(jī)理的基礎(chǔ)之上，提出一種使用FPGA完成ASI發(fā)送系統(tǒng)的實(shí)現(xiàn)方案，并使用VHDL語言在Altara的FPGA上實(shí)現(xiàn)了硬件電路，仿真結(jié)果和實(shí)際測試完全正確。該方案層次分明、結(jié)構(gòu)簡潔、編碼速度快、輸出抖動小，與現(xiàn)有的使用專用芯片CY7B923的方法相比，具有更大的靈活性，為高速ASI數(shù)傳的應(yīng)用前端提供了條件。