CPLD MAX II低成本架構(gòu)
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在高密度應(yīng)用環(huán)境下，基于查找表（LUT）的LAB和行、列布線模式具有更高的裸片尺寸/成本效率。由于MAX II CPLD基于LUT架構(gòu)，達(dá)到了降低成本的目的，結(jié)合其即用性、非易失性和可再編程特性，使MAX II 系列成為有史以來成本最低的CPLD。
注釋：
隨著LAB數(shù)量的增加，布線資源指數(shù)性的增長，使得布線資源主導(dǎo)裸片面積
隨著LAB數(shù)量的增加，布線線形增長，獲得高效的裸片面積
低成本設(shè)計(jì)
MAX II器件的構(gòu)造采用了低成本設(shè)計(jì)方法，首先它選擇了一種流行的低成本的封裝。通過使用限制焊盤面積的，錯(cuò)列I/O焊盤方案，獲得單個(gè)I/O成本最低的管腳方案，從而實(shí)現(xiàn)最小的裸片尺寸。其次，該器件在I/O引腳所包圍的環(huán)內(nèi)組裝了最大數(shù)量的LE。這種基于LUT的架構(gòu)在I/O約束的最小的空間內(nèi)獲得了最大可能的邏輯容量。
MAX II架構(gòu)
突破性的新型MAX II CPLD架構(gòu)包括基于LUT的LAB陣列、非易失性FLASH存儲(chǔ)器塊和JTAG控制電路（見圖2）。多軌道連線設(shè)計(jì)采用了最有效的，直接將邏輯輸入連接到輸出的連線，從而獲得了最高的性能、最低的功耗。更多關(guān)于MAX II架構(gòu)的詳細(xì)信息可參見MAX II器件系列數(shù)據(jù)手冊。
與QuartusII軟件設(shè)計(jì)一致性
為簡化設(shè)計(jì)優(yōu)化過程，MAX II器件架構(gòu)和Quartus® II軟件裝配算法保持精確的一致性，在管腳鎖定時(shí)優(yōu)化tPD、tCO、tSU和fMAX性能。當(dāng)設(shè)計(jì)的功能改變時(shí)，Quartus II軟件采用管腳鎖定約束和按鈕式編譯流程，提高了滿足或超過性能要求的能力。免費(fèi)的Quartus II基礎(chǔ)版軟件支持所有MAX II器件。
電壓靈活性
MAX II架構(gòu)支持MultiVolt™內(nèi)核，該內(nèi)核允許器件在1.8V、2.5V或3.3V電源電壓環(huán)境下工作。目前對應(yīng)電源電壓有兩個(gè)器件系列可選（見表1和圖3）。該特性使設(shè)計(jì)者得以減少電源電壓種類數(shù)量，簡化板級設(shè)計(jì)。
圖3. MultiVolt內(nèi)核操作
注釋：
VCCINT = 1.8 V 旁路調(diào)節(jié)器
MAX II器件還支持Altera的多電壓I/O 接口特性，允許和其他器件保持1.5V、1.8V、2.5V或3.3V邏輯級的無縫連接（見圖4）。EPM240和EPM570器件含兩個(gè)I/O區(qū)，EPM1270和EPM2210含4個(gè)I/O區(qū)，每個(gè)I/O區(qū)可以采用獨(dú)立的VCCIO供電。
圖4. 多電壓I/O能力
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