異步DSP核心設計方略:更低功耗,更高性能
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這一新技術的主要推動力來自硅技術的發(fā)展狀況。隨著硅產品的結構縮小到 90 納米以內，降低功耗就已成為首要事務。異步設計具有功耗低、電路更可靠等優(yōu)點，被看作是滿足這一需要的途徑。
異步技術由于諸多原因曾經備受冷落，其中最重要的是缺乏標準化的工具流。IC 設計團隊面臨著巨大的壓力，包括快速地交付設備，使用高級編程語言和標準的事件驅動架構 (EDA) 工具，幫助實施合成、定時和驗證等任務。如果異步設計可以使用此類工具，那么可以預計將會出現更多采用異步邏輯組件的設備。
在過去，小型異步電路僅用作同步電路的補充。僅僅在最近，新發(fā)布的商用設備才主要基于異步設計。但是此類設備主要針對小眾市場，如要求超低功耗和穩(wěn)定電流的嵌入式感應器。
我們正在見證一款完全基于異步邏輯的通用數字信號處理器 (DSP) 核心橫空出世。無論是 IC 設計人員還是最終用戶，它帶來的好處數不勝數。
同步與異步
目前的數字設計事實上采用的是同步設計技術。由于歷史原因，這種方法得到了改良，設計工具也不斷演化。目前有一種標準流以高級語言為基礎，可實現快速開發(fā)。同步設計還可以輕松地擴展設備性能。設計人員只須提高時鐘頻率，就能使設計變得更快。
同步法包括建立功能模塊，每個模塊由一個按時鐘信號控制的有限狀態(tài)機 (FSM) 驅動。觸發(fā)器被用于存儲當前狀態(tài)。當接收到時鐘信號時，觸發(fā)器將更新所存儲的值。
在 DSP 的設計過程中，邏輯階段必不可少。這些階段實施操作并將結果傳遞到下一階段。下圖表示單個階段的簡單模型。異步邏輯用于在兩個觸發(fā)器之間計算電路的新狀態(tài)。例如，該邏輯云可執(zhí)行加法或乘法。
對于異步 DSP 核心，邏輯階段被調整以消除時鐘。下圖顯示了這種 DSP 架構的基本構造。不是由時鐘控制門閂線路，而實際上是傳遞了一個完成信號給下一邏輯階段。根據邏輯云所執(zhí)行的操作，在恰當時候可生成完成信號。
這種本地延遲控制可以保證電路的穩(wěn)定。由于控制電路時間的邏輯就在本地，它就可以相應地改變電壓、處理速度和溫度。
異步設計有許多種不同的途徑，而前提是電路不受單一時鐘控制。多數情況下，異步邏輯被用于通過專門的電路設計來解決具體問題。但是，異步邏輯也可用作完整 DSP 核心的基礎，而不僅僅是設計中偶爾需要的一種工具。其好處包括降低功耗、可靠性提高以及電磁干擾 (EMI) 低。
異步設計的好處
采用異步設計的理由非常吸引人。在正確使用中，這種方法可以實現更低的能耗、更好的 EMI 性能；由于消除了全球時鐘偏差，真正地簡化了設計。
功耗更低：與同步 DSP 核心相比，異步 DSP 最重要的好處就是功耗更低。事實上，這種異步核心的能效數量級高于最好的同步 DSP。
隨著硅產品尺寸的縮小，功耗問題越來越重要。由于線路長度為線性而面積為平方，單位面積硅功耗將隨著尺寸的縮減而增加。目前，通過降低電壓，數字設計人員已經成功地解決了這個問題；但由于電壓閾值的限制，目前的半導體技術無法再有效地降低電壓。要想有效地利用新增加的功能，必須降低各個功能的功耗。
在 CMOS 技術中，門電路切換狀態(tài)時將消耗能量。在同步電路中，時鐘需要進行多次切換，從而造成功耗。在設備或者設備的分區(qū)中分配時鐘需要時鐘緩沖器。時鐘緩沖器必須足夠大，以確保最大限度降低時鐘偏差。換言之，電路中的所有點必須同時接受時鐘變換。時鐘分配通常被稱為時鐘樹（Clock Tree），一般會消耗幾乎一半的總系統(tǒng)能量。樹底部的時鐘緩沖器具有相當大的扇出量和很大的體積，因此功耗較高。
目前開發(fā)有多種技術消除切換邏輯的能耗，如時鐘門控。迄今為止，這些技術都無法實現異步設計的更低功耗。
時鐘門控對于異步電路來說并非必備。實際上，異步電路僅在執(zhí)行有效操作時耗能。換言之，無需增加電路的情況下，異步電路的功耗將根據所提供的性能相應地增加。這意味著，不需要更多調整，這種設備就擁有低待機電流，其功耗也將隨實際提供的性能而增加。
切換性能更出色：除了功耗更低外，含有異步邏輯的設備還將擁有極低的 EMI。無論是 IC 設計人員還是最終用戶，它帶來的好處數不勝數。
全球或當地時鐘是影響 EMI 的一個最大因素。由于同步電路中的全球時鐘需要同時隨處進行切換，因此同步設備所發(fā)出的 EMI 在特定頻率時將擁有相當明顯的峰值。
高速設備所發(fā)出的 EMI 噪音將進入 PCB 的電源層。隨后該噪音將出現在外部 I/O 或布線中，在線纜中引起多余且通常超標的輻射。第一道防線采用解耦電容，而更昂貴的屏蔽或共模扼流線圈將用作最后一道防線。
電源層上的 EMI 也使得電源的設計更加復雜。對于高速運轉的同步電路，電源必須經過過濾或過量儲備，以符合電源層上所產生的電壓尖脈沖。
這些噪音和電源問題加在一起，增加了設計人員的設計難度，尤其在特定設計中使用大量高速 DSP 時。通過消除對于全球同步時鐘的需要，異步邏輯設計可以減輕或解決這些問題?？梢燥@著地降低 EMI，使 PCB 設計更簡單并提高系統(tǒng)的可靠性。異步電路電源波紋的缺失相當引人注目，它表明可以獲得更好的切換性能。
下列圖顯示了同步和異步 DSP 電源噪音之間的典型差異。這些圖是示波器的屏幕截圖，測量了高性能 DSP 在電源層上產生的噪音。
在 IC 設計人員眼中，更出色的切換性能代表更可靠的電路。電路同時發(fā)生大規(guī)模切換時，將產生非常大的瞬時電流。在設備的電網上顯示為 IR 降。這意味著電網的某一區(qū)域在此時的電壓較低。這是意料之中的正常情況，通常都通過設計驗證來確保電網能承受預計的最大電壓下降。有時這也是一種限制因素，妨礙設計人員在邏輯的特定區(qū)域進行進一步設計。
消除時鐘偏差：采用異步設計還有很多原因。低于 90 納米的硅片是生產的趨勢。這可以從硅制造商大力投入以糾正一系列問題上得以證明。他們已著手開發(fā)干涉計量學（Interferometric Metrology）等高級技術，盡量使光罩的最小特征尺寸小于當前的曝光波長。
由于這些變量會提高設備的偏差量，因此在過程中控制它們非常重要。
時鐘偏差被定義為時鐘信號到達電路中不同點的時間差。
由于相同時鐘上的所有邏輯必須有序地運行，因此時鐘偏差必須保持在最低水平，以確保電路正確運行。設備的時鐘頻率越高，可允許的偏差越小。
隨著特征尺寸的減少，時鐘偏差的問題將更加嚴重。相比以前，特定晶片中將分為“慢速”芯片和“快速”芯片；由于密度大幅增加，單個芯片中的變量也將有所體現。這種狀況的性質對于大型單片同步設備意義非常重大。
采用異步 DSP 核心可避免此類問題。DSP 核心基于小型自計時電路。因此所有定時對于該邏輯塊相關的小區(qū)域都是本地的。
穩(wěn)定性更高：半導體主要受三大物理屬性影響：制作流程速度、電源電壓電平和溫度。如果這些特征發(fā)生任何變化，將造成晶體管運轉更快或更慢的情況。
同步電路必須在上述參數的最佳和最差狀態(tài)值下進行靜態(tài)時序分析（static timing analysis），以確保設備工作正常。換而言之，同步電路有一個可以使電路停止工作的“切斷點”。
由于異步電路是自計時電路，因此它們在物理特征變化時只須加速或減速。因為控制自計時的邏輯與處理邏輯處于相同區(qū)域，所以溫度和電壓等環(huán)境變化都會對兩者造成影響。所以，異步電路針對抵抗動態(tài)電壓下降等瞬時變化的抗影響性能更好，還將根據長期溫度和電壓變化進行自動調整。
橫空出世：通用異步 DSP
由于成功采用異步設計技術的各種設備不斷出現，異步設計正受到越來越多的關注。異步邏輯的優(yōu)點眾所周知。包括低功耗和更穩(wěn)定的設計等等。
直到最近，異步電路僅僅在非常必要時才使用。由于學術界的偏見，它們通常被視為邊緣產品。現在，許多商用設備已經開發(fā)了上述針對各類小眾市場的功能。
完全基于異步邏輯的通用 DSP 核心的出現表明，現有的工具、技術和知識創(chuàng)造的商用產品可應用于更大的客戶群體。更吸引人的是，該設備可與任何現有 DSP 一樣進行同樣的編程和操作。也就是說，這個解決方案在絲毫不影響可用性的基礎上，實現了異步技術的所有優(yōu)點。
關于 Ocastic
Octasic Inc. 成立于 1998 年，總部在加拿大魁北克省蒙特利爾，是一家面向融合電信運營商、企業(yè)和終端通信設備市場提供完整的硅和軟件解決方案的全球提供商。在功能、密度、成本和功耗等方面，Octasic 質量優(yōu)異的可擴展語音、視頻和數據解決方案為下一代制造商帶來了最好的靈活性和無與倫比的性能。如欲了解詳細信息，請訪問 www.octasic.com。
關于作者：
James Awad，Octasic 產品市場推廣經理
James Awad 是 Octasic 半導體部的一名產品市場推廣經理，在電信行業(yè)具有九年以上的從業(yè)經驗。他在康考迪亞大學蒙特利爾分校獲得學士學位，在針對語音數據包網絡的 ASIC 設計和系統(tǒng)架構方面有較深造詣。供職于 Octasic 期間，他在回聲消除和語音質量方面進行了深入鉆研。
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