利用基于FPGA 的仿真平臺(tái)簡(jiǎn)化SoC IP 驗(yàn)證

典型的系統(tǒng)級(jí)芯片(SoC)設(shè)計(jì)不僅需要獲取或開(kāi)發(fā)IP，而且還需要完整的系統(tǒng)級(jí)驗(yàn)證和后端設(shè)計(jì)?，F(xiàn)在，越來(lái)越多的SoC 設(shè)計(jì)師通過(guò)設(shè)計(jì)仿真來(lái)執(zhí)行功能驗(yàn)證，以避免代價(jià)高昂的ASIC 重復(fù)投片。

仿真的方法之一是選擇一種基于商用FPGA 的仿真平臺(tái)，以便在現(xiàn)實(shí)環(huán)境中驗(yàn)證SoC 的IP。像Altrabit Networks 公司這樣的仿真平臺(tái)供應(yīng)商可以從兩方面幫助設(shè)計(jì)師。一是通過(guò)基于FPGA 的原型驗(yàn)證SoC IP；二是允許他們并行開(kāi)發(fā)基于實(shí)時(shí)操作系統(tǒng)(RTOS)的軟件，從而使芯片設(shè)計(jì)工程師與固件工程師一前一后地工作，以獲得期望的結(jié)果。

目前，領(lǐng)先的FPGA 包含復(fù)雜的IP，如預(yù)先被構(gòu)建在FPGA 結(jié)構(gòu)中的RISC 處理器、高速串行/解串器和DSP 模塊等。此外，它們支持多種高速I/O 接口以實(shí)現(xiàn)下一代總線接口，如PCI Express、HyperTransport、RapidIO 及聯(lián)網(wǎng)和存儲(chǔ)器接口。這些特性使得新一代PFGA成為實(shí)現(xiàn)基于FPGA 的SoC 解決方案或驗(yàn)證ASIC SoC 功能的理想選擇。

需要考慮的一件事是新上市的復(fù)雜FPGA 一般都比較昂貴。因此，你必須進(jìn)行混合和匹配。例如，將高性能IP 整合在一個(gè)復(fù)雜FPGA 中，而低速外設(shè)可以用一款更便宜的FPGA 來(lái)實(shí)現(xiàn)。這種方法比傳統(tǒng)的高成本仿真系統(tǒng)更經(jīng)濟(jì)，因?yàn)楹笳卟粌H昂貴，而且太復(fù)雜，不便于使用。

對(duì)SoC 設(shè)計(jì)進(jìn)行清楚的分割是設(shè)計(jì)師應(yīng)當(dāng)謹(jǐn)記的關(guān)鍵要素。諸如CPU、存儲(chǔ)器和高速邏輯等任務(wù)需要一個(gè)復(fù)雜的FPGA，而低成本的外設(shè)可以由更便宜的FPGA 來(lái)實(shí)現(xiàn)。如果將這兩種FPGA 通過(guò)一條基于標(biāo)準(zhǔn)的外設(shè)總線來(lái)連接，那么這種分割是清晰的。所謂標(biāo)準(zhǔn)外設(shè)總線是指在ARM CPU 中可以被用來(lái)實(shí)現(xiàn)AMBA 總線；在PowerPC 架構(gòu)中又可用來(lái)實(shí)現(xiàn)片上外設(shè)總線(OPB)。當(dāng)IP 頻繁改變時(shí)，只有包含此變化的FPGA 需要重新配置。

如圖1 所示，Altrabit 的芯片驗(yàn)證仿真平臺(tái)包含2 款FPGA。其中，高速FPGA 包含硬核IP模塊，如RISC 微處理器、高速串行/解串器和MAC/DSP 等；它還集成了高帶寬外設(shè)，如DDR SDRAM 控制器、PCI-X、千兆位以太網(wǎng) MAC、零總線翻轉(zhuǎn)(ZBT)SRAM 等，以獲得最高的性能。該FPGA 還包含橋接邏輯，用于將處理器總線轉(zhuǎn)換成外設(shè)總線，如ARM 內(nèi)核的AMBA 或PowerPC 架構(gòu)的OPB。



諸如PCI 總線、USB、UART 及PCMCIA 等其它低速外設(shè)則由更便宜、更低密度且適合大批量生產(chǎn)的FPGA 實(shí)現(xiàn)。這種分割方案可以節(jié)省高速PFGA 的許多門資源，并把它們用于客戶的定制邏輯。這個(gè)基于FPGA 的仿真平臺(tái)還提供了幾個(gè)連接器，以用于FPGA 配置、調(diào)試和擴(kuò)展I/O(包括用于用戶自定義IP 的LVDS 信號(hào)對(duì))。例如，PCI Express 等新興的串行總線可以被實(shí)現(xiàn)，而且該接口可以被連至擴(kuò)展連接器，以從物理上終結(jié)總線。

在典型的SoC 設(shè)計(jì)中，因?yàn)榛旌闲盘?hào)的復(fù)雜性問(wèn)題，物理層(PHY)器件是無(wú)法集成的。所以，如果在FPGA 仿真平臺(tái)上能提供一系列物理層器件，那么SoC IP 驗(yàn)證將因此受益。不過(guò)，設(shè)計(jì)者必須謹(jǐn)慎確保物理層器件在比正常工作時(shí)低得多的速度下能正常工作。

這種FPGA 方法為設(shè)計(jì)者提供了相當(dāng)?shù)淖杂啥群捅匦璧撵`活性，允許他們采用來(lái)自新思、明導(dǎo)資訊、Xilinx、Altera 等第三方供應(yīng)商的IP，并在ASIC 或FPGA 投入大批量生產(chǎn)之前，在同一硅片上混入他們自己設(shè)計(jì)的邏輯。

這增大了器件在第一次投片時(shí)通過(guò)驗(yàn)證的可能性。此外，設(shè)計(jì)師能獲得額外的好處，即在打造芯片解決方案時(shí)能并行開(kāi)發(fā)應(yīng)用軟件。

SoC 可能包含PowerPC、MIPS、ARM、Tensilica 或ARC 處理器；以及幾個(gè)支持2.5 Gbps的高速I/O 通道、DDR 存儲(chǔ)器控制器、高性能PCI/PCI-X 總線和調(diào)試支持功能(如JTAG 接
口)。

原型仿真平臺(tái)是SoC IP 驗(yàn)證的核心。通過(guò)允許在開(kāi)發(fā)周期的早期編寫固件/應(yīng)用代碼，它可以加快開(kāi)發(fā)時(shí)間，并避免多次投片所要花費(fèi)的時(shí)間，包括后端設(shè)計(jì)、后芯片驗(yàn)證的時(shí)間以及制造的交貨時(shí)間等。最終，它能將整個(gè)開(kāi)發(fā)周期縮短一半。

對(duì)執(zhí)行IP 驗(yàn)證的設(shè)計(jì)師和從事軟件開(kāi)發(fā)的嵌入式軟件設(shè)計(jì)師而言，該平臺(tái)是低成本的。它最吸引設(shè)計(jì)師的地方在于這種硬件/軟件開(kāi)發(fā)工具的易用性和低成本。此外，與其它方法相比，類似這樣的一套完整開(kāi)發(fā)平臺(tái)能幫助設(shè)計(jì)師減少一半的驗(yàn)證時(shí)間并維持最低的設(shè)計(jì)成本。

作者：Ashraf Dawood