利用高速FPGA設(shè)計(jì)PCB的要點(diǎn)及相關(guān)指導(dǎo)原則

隨著現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)已發(fā)展成為真正的可編程系統(tǒng)級(jí)芯片，利用這些芯片設(shè)計(jì)印制電路板(PCB)的任務(wù)變得愈加復(fù)雜。目前動(dòng)輒數(shù)百萬(wàn)門(mén)的電路密度和6Gbps以上的收發(fā)器數(shù)據(jù)傳輸率及其它考慮事項(xiàng)影響著系統(tǒng)開(kāi)發(fā)人員在機(jī)械和電氣方面的板級(jí)設(shè)計(jì)工作。裸片、芯片封裝和電路板構(gòu)成了一個(gè)緊密連結(jié)的系統(tǒng)，在這個(gè)系統(tǒng)中，要完全實(shí)現(xiàn)FPGA的功能，需要對(duì)PCB板進(jìn)行精心設(shè)計(jì)。

采用高速FPGA進(jìn)行設(shè)計(jì)時(shí)，在板開(kāi)發(fā)之前和開(kāi)發(fā)期間對(duì)若干設(shè)計(jì)問(wèn)題進(jìn)行考慮是十分重要的。其中包括：通過(guò)濾波和在PCB板上的所有器件上均勻分配足夠功率來(lái)減小系統(tǒng)噪聲；正確端結(jié)信號(hào)線(xiàn)，以把反射減至最?。话寻迳羡E線(xiàn)之間的串?dāng)_降至最低；減小接地反彈和Vcc降低(也稱(chēng)為Vcc凹陷)的影響；正確匹配高速信號(hào)線(xiàn)上的阻抗。

任何人在為性能極高的FPGA設(shè)計(jì)IC封裝時(shí)，都必須特別注意信號(hào)完整性和適于所有用戶(hù)和應(yīng)用的多功能性之間的平衡問(wèn)題。例如，Altera最大的Stratix II GX器件采用1,508引腳封裝，工作電壓低至1.2V，并具有734個(gè)標(biāo)準(zhǔn)I/O、71個(gè)低壓差分信令(LVDS)信道。它還有20個(gè)高速收發(fā)器，支持高達(dá)6.375Gbps的數(shù)據(jù)率。這就讓該架構(gòu)能夠支持許多高速網(wǎng)絡(luò)和通信總線(xiàn)標(biāo)準(zhǔn)，包括PCI Express和SerialLite II。

在設(shè)計(jì)中，用戶(hù)可以通過(guò)優(yōu)化引腳排列來(lái)減少串?dāng)_。信號(hào)引腳應(yīng)該盡可能靠近接地引腳，以縮短封裝內(nèi)的環(huán)路長(zhǎng)度，尤其是重要的高速I(mǎi)/O。在高速系統(tǒng)中，主要的串?dāng)_源是封裝內(nèi)信號(hào)路徑之間的電感耦合。當(dāng)輸出轉(zhuǎn)換時(shí)，信號(hào)必須找到通過(guò)電源/接地平面的返回路徑。環(huán)路中的電流變化產(chǎn)生磁場(chǎng)，從而在環(huán)路附近的其它I/O引腳上引起噪聲。同時(shí)轉(zhuǎn)換輸出時(shí)，這種情形加劇。因?yàn)榄h(huán)路越小，感應(yīng)就越小，故電源或接地引腳靠近每個(gè)高速信號(hào)引腳的封裝可以把附近I/O引腳上的串?dāng)_影響減至最小。

為了把電路板成本降至最低，并把所有信號(hào)路徑的系統(tǒng)信號(hào)完整性提高到最大，需要對(duì)電路板材料、分層數(shù)目(堆疊)和版圖進(jìn)行精心的設(shè)計(jì)和構(gòu)建。把數(shù)百個(gè)信號(hào)從FPGA發(fā)送到板上或其周?chē)且粋€(gè)很困難的任務(wù)，需要使用EDA工具來(lái)優(yōu)化引腳的排列和芯片的布局。有時(shí)采用稍微大點(diǎn)的FPGA封裝能夠降低板成本，因?yàn)樗梢詼p少電路板的層數(shù)及其它的板加工限制。

PCB板上的一條高速信號(hào)路徑，由一條板上跡線(xiàn)代表，其對(duì)中斷非常敏感，如電路板層和電路板連接器之間的通孔。這些及其它中斷都會(huì)降低信號(hào)的邊緣速率，造成反射。因此，設(shè)計(jì)人員應(yīng)該避免通孔和通孔根(via stub)。如果通孔是不可避免的，應(yīng)讓通孔引線(xiàn)盡可能地短。對(duì)差分信號(hào)進(jìn)行布線(xiàn)時(shí)，讓差分對(duì)的每一條路徑使用一個(gè)相同結(jié)構(gòu)的通孔；這就讓通孔引起的信號(hào)中斷處于共模中。如果可能的話(huà)，在常規(guī)通孔處使用盲孔。或使用反鉆，因?yàn)橥赘膿p耗導(dǎo)致的中斷會(huì)更少。

為了改善時(shí)鐘信號(hào)的信號(hào)完整性，應(yīng)該遵循以下原則：

在時(shí)鐘信號(hào)被發(fā)送到板上元件之前，盡可能將之保持在單個(gè)板層上；始終以一個(gè)平面作為最小參考面。

沿鄰近接地平面的內(nèi)層發(fā)送快速邊緣信號(hào)，以控制阻抗，減小電磁干擾。

正確端結(jié)時(shí)鐘信號(hào)，以把反射降至最小。

最好使用點(diǎn)對(duì)點(diǎn)時(shí)鐘跡線(xiàn)。



圖1：將串?dāng)_降至最低的指導(dǎo)原則。

某些FPGA，如Stratix II GX系列，帶有支持?jǐn)?shù)種I/O標(biāo)準(zhǔn)的片上串聯(lián)端接電阻。這些片上電阻可被設(shè)置為25歐姆或50歐姆的單端電阻，支持LVTTL、LVCMOS和SSTL-18或SSTL-2單端I/O標(biāo)準(zhǔn)；此外，還支持100歐姆的LVDS和HyperTransport輸入端片上差分匹配電阻。差分收發(fā)器I/O帶有可編程為100、120或150歐姆的片上電阻，并可自動(dòng)校準(zhǔn)是反射最小化。

利用內(nèi)部電阻代替外部器件對(duì)系統(tǒng)有好幾個(gè)好處。片上端接可以消除引線(xiàn)的影響，并使傳輸線(xiàn)上的反射最小，從而提高信號(hào)完整性。片上端接還使所需的外部元件被減至最少，設(shè)計(jì)人員可以使用較少的電阻、較少的板線(xiàn)跡，減小板空間。這樣一來(lái)，就可以簡(jiǎn)化版圖，縮短設(shè)計(jì)周期，降低系統(tǒng)成本。由于板上元件較少，電路板可靠性也得以增強(qiáng)。

串?dāng)_抑制

電路板設(shè)計(jì)中，為了盡量減少串?dāng)_，微帶線(xiàn)和帶狀線(xiàn)的布線(xiàn)可以遵循幾種指導(dǎo)原則。對(duì)于雙帶線(xiàn)版圖，布線(xiàn)是在兩層內(nèi)板上進(jìn)行，兩面都有一個(gè)電壓參考面，這時(shí)最好所有鄰近層板的導(dǎo)線(xiàn)都采用正交布線(xiàn)技術(shù)，盡量增大兩個(gè)信號(hào)層之間的介質(zhì)材料厚度，并最小化每個(gè)信號(hào)層與其鄰近參考平面間的距離，同時(shí)保持所需要的阻抗。

微帶線(xiàn)或帶狀線(xiàn)布線(xiàn)指導(dǎo)原則

線(xiàn)跡間距至少三倍于電路板布線(xiàn)層間介質(zhì)層的厚度；最好使用仿真工具預(yù)先模擬其行為。

對(duì)臨界高速網(wǎng)絡(luò)用差分代替單端拓?fù)?，以把共模噪聲的影響減至最小。在設(shè)計(jì)限度內(nèi)，盡量匹配差分信號(hào)路徑的正負(fù)引腳。

減小單端信號(hào)的耦合效應(yīng)，留有適當(dāng)間隔(大于三倍的線(xiàn)跡寬度)，或者是在不同板層上布線(xiàn)(鄰近層布線(xiàn)彼此正交)。此外，使用仿真工具也是滿(mǎn)足間距要求的一個(gè)好辦法。

把信號(hào)端接信號(hào)間的并行長(zhǎng)度減至最短。

同時(shí)轉(zhuǎn)換噪聲

時(shí)鐘和I/O數(shù)據(jù)速率提高時(shí)，輸出轉(zhuǎn)換次數(shù)相應(yīng)減少，信號(hào)路徑放電充電期間的瞬態(tài)電流隨之增大。這些電流可能造成板級(jí)接地彈跳現(xiàn)象，即接地電壓/Vcc瞬間上升/下降。非理想電源的大瞬態(tài)電流會(huì)導(dǎo)致Vcc的瞬間下降(Vcc下降或凹陷)。下面給出了幾條很好的板設(shè)計(jì)規(guī)則，有助于減少這些同時(shí)轉(zhuǎn)換噪聲的影響。



圖2：圖為可用I/O被完全利用時(shí)推薦的信號(hào)、電源和接地層數(shù)目。

把不用的I/O引腳配置為輸出引腳，并低電壓驅(qū)動(dòng)，以減小接地彈跳。

盡量減少同時(shí)轉(zhuǎn)換輸出引腳的數(shù)目，并使它們?cè)谡麄€(gè)FPGA I/O部分均勻分配。

不需要高邊緣速率時(shí)，F(xiàn)PGA輸出端選用低壓擺率。

把Vcc安插到多層板的接地平面之間，以消除高速線(xiàn)跡對(duì)各層的影響。

把全部板層都用于Vcc和接地可使這些平面的電阻和電感最小，從而提供一個(gè)電容和噪聲更低的低電感源，并在鄰近這些平面的信號(hào)層上返回邏輯信號(hào)。

預(yù)加重、均衡

最先進(jìn)的FPGA所具有的高速收發(fā)器能力，讓它們成為高效的可編程系統(tǒng)級(jí)芯片元件，同時(shí)也為電路板設(shè)計(jì)人員帶來(lái)了獨(dú)特的挑戰(zhàn)。一個(gè)關(guān)鍵問(wèn)題，尤其與版圖有關(guān)的，是與頻率相關(guān)的傳輸損耗，主要由趨膚效應(yīng)和介電損耗引起。當(dāng)高頻信號(hào)在導(dǎo)體表面(比如PCB跡線(xiàn))傳輸時(shí)，由于導(dǎo)線(xiàn)的自感，就會(huì)產(chǎn)生趨膚效應(yīng)。這種效應(yīng)減小了導(dǎo)線(xiàn)的有效傳導(dǎo)面積，削弱了信號(hào)的高頻分量。介電損耗是由板層之間介質(zhì)材料的電容效應(yīng)所造成的。趨膚效應(yīng)與頻率的平方根成比例，而介電損耗與頻率成比例；因此，介電損耗是高頻信號(hào)衰減的主要損耗機(jī)制。

數(shù)據(jù)速率越高，趨膚效應(yīng)和介電損耗就越嚴(yán)重。對(duì)1Gbps的系統(tǒng)，鏈路上信號(hào)電平的降低尚可接受，但在6Gbps的系統(tǒng)上就不能接受了。不過(guò)，現(xiàn)在的收發(fā)器具有發(fā)射器預(yù)加重(pre-emphasis)和接收器均衡(equalization)功能，可以補(bǔ)償高頻信道的失真。它們還可增強(qiáng)信號(hào)完整性，放寬線(xiàn)跡長(zhǎng)度的限制。這些信號(hào)調(diào)節(jié)技術(shù)延長(zhǎng)了標(biāo)準(zhǔn)FR-4材料的壽命，能支持更高的數(shù)據(jù)率。由于FR-4材料中的信號(hào)衰減，在以6.375Gbps的速率工作時(shí)，允許的跡線(xiàn)長(zhǎng)度被限制在幾英寸范圍。而預(yù)加重和均衡功能可以將之延長(zhǎng)到40多英寸。

某些高性能FPGA中集成有可編程預(yù)加重及均衡功能，如Stratix II GX器件，故其能采用FR-4材料，并放寬最大跡線(xiàn)長(zhǎng)度等版圖限制，降低電路板成本。預(yù)加重功能可有效提升信號(hào)的高頻分量。Stratix II GX中的4抽頭預(yù)加重電路能減小信號(hào)分量的散射(從一位擴(kuò)散到另一位的空間)。預(yù)加重電路可提供最大500%的預(yù)加重，根據(jù)數(shù)據(jù)率、跡線(xiàn)長(zhǎng)度和鏈路特性，每個(gè)抽頭可被優(yōu)化到最大16級(jí)。

Stratix II GX接收器包含一個(gè)增益級(jí)和線(xiàn)性均衡器，可補(bǔ)償信號(hào)衰減。除了輸入增益級(jí)之外，該器件還讓電路板設(shè)計(jì)人員擁有最大17dB的均衡水平，可利用16個(gè)均衡器級(jí)中的任意一級(jí)來(lái)克服板損耗的問(wèn)題。均衡和預(yù)加重功能可用于音樂(lè)會(huì)環(huán)境或用于單獨(dú)優(yōu)化特定鏈路。

在系統(tǒng)運(yùn)行時(shí)，或者是在其插入到背板或其它底盤(pán)之后進(jìn)行卡配置時(shí)，設(shè)計(jì)人員可以改變Stratix II GX FPGA中的預(yù)加重和均衡級(jí)。這就給予了系統(tǒng)設(shè)計(jì)人員自動(dòng)把預(yù)加重和均衡級(jí)設(shè)置為預(yù)定值的靈活性。另外，根據(jù)板子被插入到底盤(pán)或背板上的哪一個(gè)插槽，也可以動(dòng)態(tài)確定這些值。

EMI問(wèn)題和調(diào)試

印制電路板引起的電磁干擾與電流或電壓隨時(shí)間的變化，以及電路的串聯(lián)電感直接成比例。高效的電路板設(shè)計(jì)有可能把EMI最小化，但不一定完全消除。消除“入侵者”或“熱”信號(hào)，以及適當(dāng)參考接地平面發(fā)送信號(hào)，也有助于減少EMI。最后，采用當(dāng)今市場(chǎng)很常見(jiàn)的表面貼裝元件也是減少EMI的一種方法。

調(diào)試和測(cè)試復(fù)雜的高速PCB設(shè)計(jì)已越來(lái)越困難，因?yàn)槟承﹤鹘y(tǒng)的板調(diào)試方法，比如測(cè)試探針和“針床式(Bed-of-nails)”測(cè)試儀，可能不適用于這些設(shè)計(jì)。這種新型的高速設(shè)計(jì)可以利用具有系統(tǒng)內(nèi)編程功能的JTAG測(cè)試工具和FPGA可能帶有的內(nèi)建自測(cè)試功能。設(shè)計(jì)人員應(yīng)該使用相同的指導(dǎo)方針來(lái)設(shè)置JTAG測(cè)試時(shí)鐘輸入(TCK)信號(hào)作為系統(tǒng)時(shí)鐘。此外，把一個(gè)器件的測(cè)試數(shù)據(jù)輸出和另一個(gè)器件的測(cè)試數(shù)據(jù)輸入之間的JTAG掃描鏈線(xiàn)跡長(zhǎng)度減至最短也是相當(dāng)重要的。

要利用嵌入式高速FPGA進(jìn)行成功的設(shè)計(jì)，需要充沛的高速板設(shè)計(jì)實(shí)踐，以及對(duì)FPGA功能的充分了解，如引腳安排、電路板材料和堆疊、電路板布局，以及終端模式等的了解。內(nèi)建收發(fā)器的預(yù)加重 (pre-emphasis)和均衡功能的合理使用也很重要。上述幾點(diǎn)結(jié)合起來(lái)就可以實(shí)現(xiàn)一個(gè)具有穩(wěn)定的可制造性的可靠設(shè)計(jì)。所有這些因素的仔細(xì)考量，加上正確的仿真和分析，就可以把電路板原型中發(fā)生意外的可能性降至最小，并將有助于減輕電路板開(kāi)發(fā)項(xiàng)目的壓力。

作者：Joel Martinez

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