基于FPGA腦機接口設計

腦機接口BCI（Brain Computer Interface）是一種新穎的人機接口方式。它的定義是：不依賴于腦的正常輸出通路（外周神經(jīng)系統(tǒng)及肌肉組織）的腦-機（計算機或其他裝置）通訊系統(tǒng)[1]。要實現(xiàn)腦機接口，必須有一種能反映人腦不同狀態(tài)的信號，并且能夠?qū)崟r或短時對這種信號進行提取和分類[2]。瞬態(tài)視覺誘發(fā)電位與刺激之間具有嚴格的鎖時同步關系，能比較準確地檢測,而且它所需的視覺刺激頻率比較低，不容易引起視覺疲勞。因此本研究采用瞬態(tài)視覺誘發(fā)電位來實現(xiàn)腦機接口。

腦機接口系統(tǒng)是由人和機器構(gòu)成的閉環(huán)系統(tǒng)[3]。除人本身外, 腦機接口系統(tǒng)包括：信號采集、信號處理、外部設備及控制部分。本文的方案采用FPGA取代計算機，作為腦機接口的控制和信息處理器。主要包括腦電采集電路、基于FPGA的VGA視覺刺激器和FPGA開發(fā)板三部分，如圖1所示。

電極帽和腦電采集電路組成了腦電信號采集部分。VGA視覺刺激器屬于外部設備及控制部分。FPGA開發(fā)板是整個系統(tǒng)的核心，它不僅實現(xiàn)了信號處理，而且還實現(xiàn)了對腦電采集電路的控制和VGA控制器。FPGA開發(fā)板采用Cyclone II EP2C35 DSP開發(fā)板，F(xiàn)PGA芯片為Cyclone II EP2C35F672。

1 系統(tǒng)設計

1.1 腦電采集電路的設計

腦電信號比較微弱，而且淹沒在很強的背景噪聲和干擾中。必須設計合適的電路，在放大腦電信號的同時，通過濾波抑制噪聲，提高信噪比，得到較好的模擬腦電信號，并通過AD轉(zhuǎn)換為適合于FPGA處理的數(shù)字信號。

本文設計的腦電采集電路主要包括有源電極、右腿驅(qū)動電路、模擬電路、數(shù)字電路和電源。有源電極用來傳導腦電信號，右腿驅(qū)動電路可以降低共模電壓。模擬電路包括前置放大電路、高通濾波電路、放大濾波電路和電壓抬升電路，實現(xiàn)模擬信號調(diào)理和信噪比的提高。數(shù)字電路包括AD轉(zhuǎn)換電路和光耦隔離電路，主要功能是模擬信號到數(shù)字信號的轉(zhuǎn)換。

1.2 基于FPGA的VGA視覺刺激器的設計

腦機接口視覺刺激器通?？梢栽谟嬎銠C顯示器或電視機上通過硬件和軟件兩種方式產(chǎn)生，也可以設計專門的圖形顯示電路[4]。采用硬件實現(xiàn)視覺刺激，最大優(yōu)點是性能穩(wěn)定，但修改和升級比較困難。

本文的方案是基于FPGA的VGA視覺刺激器，采用VGA顯示器作為視覺刺激器，通過VHDL編程的方式產(chǎn)生圖形刺激信號。FPGA是一種半定制電路，具有很強的在線修改能力，可以隨時修改設計而不必改動硬件電路。因此，通過編程可以靈活地產(chǎn)生不同的刺激模式，修改和升級十分方便。按照VGA顯示器逐行掃描的工作原理和VGA工業(yè)標準[5]，在FPGA中設計了VGA控制器，包括分頻模塊、掃描時序產(chǎn)生模塊、圖像描述模塊、刺激頻率控制模塊和光標控制模塊，其框圖如圖2所示。

分頻模塊產(chǎn)生像素輸出頻率和刺激所需的頻率。CycloneⅡEP2C35芯片具備4個增強型嵌入式鎖相環(huán)(PLL)，每個鎖相環(huán)可以提供3個輸出時鐘，頻率非常穩(wěn)定，還可以分頻和倍頻。用鎖相環(huán)IP核調(diào)用嵌入式鎖相環(huán)，直接分頻產(chǎn)生像素輸出頻率，保證了系統(tǒng)時鐘的精確和穩(wěn)定。計數(shù)器分頻得到刺激所需的頻率，可產(chǎn)生不同的刺激頻率。

掃描時序產(chǎn)生模塊提供VGA行掃描和場掃描的時序。對像素輸出頻率計數(shù)分頻，產(chǎn)生行掃描頻率，其頻率為31.469 kHz。然后，對行掃描頻率計數(shù)分頻，得到場掃描頻率,其場頻為59.94 Hz。

圖像描述模塊描述需要產(chǎn)生的刺激圖形,包括位于屏幕上下左右4個方向的4個方塊和0、1、2、3數(shù)字。4個方塊是實現(xiàn)多項目標選擇的刺激目標，光標用來反饋選擇的結(jié)果。通過行坐標和場坐標來描述方塊和數(shù)字的位置及大小。在方塊上標注數(shù)字，以區(qū)別不同的方塊。圖形的改變或運動可引起有效的誘發(fā)電位，因此，方塊的顏色是黑色和白色交替變化的。為了使方塊更顯著，底色采用深石板灰色。

刺激頻率控制模塊設計了刺激的模式。采用同頻次復合刺激方式，即在單位時間內(nèi)各個視覺刺激模塊閃爍的次數(shù)相同，但各個刺激模塊閃爍的時刻相互錯開。通過計數(shù)器分頻產(chǎn)生模塊閃爍的時鐘。閃爍時刻的錯開用相位延時實現(xiàn),用系統(tǒng)時鐘產(chǎn)生一個計數(shù)器，根據(jù)計數(shù)器的計數(shù)控制延時，達到精確定時的要求。當閃爍的時鐘信號為低電平時，方塊為黑色；為高電平時，方塊為白色。在刺激模塊黑變白的同時，發(fā)出觸發(fā)信號。

光標控制模塊描述光標的圖形，控制光標的移動。通過改變光標的坐標和分頻來控制光標移動的方向和速度。光標的顏色為紅色。

基于FPGA的VGA視覺刺激器充分利用了FPGA半定制電路的特點，采用同步時序設計方式，不但性能穩(wěn)定，而且能根據(jù)需要靈活地設計不同的視覺刺激器。它實現(xiàn)方便，功能強大，兼具用硬件或軟件方式實現(xiàn)視覺刺激器的優(yōu)點。