基于FPGA自適應數(shù)字頻率計的設計

　　在電子工程，資源勘探，儀器儀表等相關應用中，頻率計是工程技術人員必不可少的測量工具。頻率測量也是電子測量技術中最基本最常見的測量之一。不少物理量的測量，如轉速、振動頻率等的測量都涉及到或可以轉化為頻率的測量。目前，市場上有各種多功能、高精度、高頻率的數(shù)字頻率計，但價格不菲。為適應實際工作的需要，本文在簡述頻率測量的基本原理和方法的基礎上，提供一種基于FPGA的數(shù)字頻率計的設計和實現(xiàn)過程，本方案不但切實可行，而且具有成本低廉、小巧輕便、便于攜帶等特點。

　　1 數(shù)字頻率測量原理和方法及本系統(tǒng)硬件框架

　　數(shù)字頻率計是直接用十進制數(shù)字來顯示被測信號頻率的一種測量裝置。它不僅可以測量正弦波、方波、三角波和尖脈沖信號的頻率。而且還可以測量它們的周期。數(shù)字頻率計在測量其他物理量如轉速、振動頻率等方面也獲得廣泛應用。

　　1.1 數(shù)字頻率的測頻原理和方法

　　眾所周知，所謂“頻率”就是周期性信號在單位時間(1s)內(nèi)變化的次數(shù)。若在一定時間間隔T內(nèi)測得這個周期性信號的重復變化次數(shù)N，則其頻率可衰示為f=N/T 。

　　數(shù)字頻率計測頻率的原理框圖可示如圖1(a)。其中脈沖形成電路的作用是：將被測信號變成脈沖信號，其重復頻率等于被測頻率fx。時間基準信號發(fā)生器提供標準的時間脈沖信號、若其周期為1s。則門控電路的輸出信號持續(xù)時間亦準確地等于1s。閘門電路由標準秒信號進行控制，當秒信號來到時，閘門開通.被測脈沖信號通過閘門送到計數(shù)譯碼顯示電路。秒信號結束時閘門關閉，計數(shù)器停止計數(shù)，各點的波形如圖1(b)所示。由于計數(shù)器計得的脈沖數(shù)N是在1秒時間內(nèi)的累計數(shù) 所以被測頻率fx=NHz。

　　目前，有三種常用的數(shù)字頻率測量方法：直接測量法(以下稱M法)、周期測量法(以下稱T法)和綜合測量法(以下稱M/T法)。M法是在給定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)，進行換算得出被測信號的頻率。T法是通過測量被測信號一個周期時間計時信號的脈沖個數(shù)，然后換算出被測信號的頻率。這兩種測量法的精度都與被測信號有關，因而它們屬于非等精度測量法。而M/T法設實際閘門時間為t，被測信號周期數(shù)為Nx，則它通過測量被測信號數(shù)個周期的時間，然后換算得出被測信號的頻率，克服了測量精度對被測信號的依賴性。M/T法的核心思想是通過閘門信號與被測信號同步，將閘門時間t控制為被測信號周期長度的整數(shù)倍。測量時，先打開預置閘門，當檢測到被測閘門關閉時，標準信號并不立即停止計數(shù)，而是等檢測到的被測信號脈沖到達是才停止，完成被測信號的整數(shù)個周期的測量。測量的實際閘門時間與預置閘門時間可能不完全相同，但最大差值不超過被測信號的一個周期。

　　1.2 系統(tǒng)的硬件框架設計

　　本系統(tǒng)由脈沖輸入電路、整形電路、核心控制電路(由FPGA構成)和輸出顯示電路組成，如圖2所示。

　　控制的核心芯片是FPGA，它由兩大功能模塊組成：(1)頻率計數(shù)模塊，包含兩個部分，選通時間控制部分，可改變選通時間;計數(shù)部分，根據(jù)選通時間的長短對被測信號正脈沖進行計數(shù);(2)掃描顯示模塊，對計數(shù)的結果進行掃描顯示，從而完成整個測頻率的過程。外圍的電路相對簡單，只有信號輸入整形電路和數(shù)碼管顯示電路。

　　系統(tǒng)的工作原理是，被測信號經(jīng)整形生成矩形波輸入到控制核心芯片F(xiàn)PGA的計數(shù)模塊，計數(shù)模塊根據(jù)所提供的矩形波上升沿計數(shù)，計數(shù)時間則由選通時間控制部分決定，根據(jù)頻率所處的范圍來決定檔位;將計數(shù)的結果給顯示電路，通過掃描，在數(shù)碼管上顯示頻率的大小。

　　整形電路是將待測信號整形變成計數(shù)器所要求的脈沖信號。電路形式采用由555定時器所構成的施密特觸發(fā)器。若待測信號為正弦波，輸入整形電路，設置分析為瞬態(tài)分析，啟動電路，其輸入、輸出波形如圖1(b)所示。由圖可見輸出為方波，二者頻率相同，頻率計測得方波的頻率即為正弦波的頻率。

　　2 基于FPGA的系統(tǒng)設計

　　2.1 EDA技術和VHDL語言的特點

　　EDA(電子設計自動化)代表了當今電子設計技術的最新發(fā)展方向，它的基本特征是：設計人員按照“自頂向下”(Top Down)的設計方法，對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關鍵電路用一片或幾片專用集成電路(ASIC)實現(xiàn)，然后采用硬件描述語言(HDL)完成系統(tǒng)行為級設計，最后通過綜合器和適配器生成最終目標器件。FPGA可以通過軟件編程對目標器件的結構和工作方式進行重構，能隨時對設計進行調(diào)整，具有集成度高、結構靈活、開發(fā)周期短、快速可靠性高等特點，數(shù)字設計在其中快速發(fā)展，應用這種技術可使設計過程大大簡化。VHDL語言最大的特點是描述能力極強，可以覆蓋邏輯設計的諸多領域和層次，并支持眾多的硬件模型。其特點包括：

　　(1)設計技術齊全，方法靈活，支持廣泛;

　　(2)系統(tǒng)硬件描述能力強;

　　(3)VHDL語言可以與工藝無關地進行編程;

　　(4)VHDL語言標準、規(guī)范，易于共享和重用。

　　2.2 系統(tǒng)設計

　　設計采用實驗教學中常用的altera公司的FLEX10K10系列芯片，該芯片的反應時間可達ns級，頻率計的測頻范圍可為1Hz～999MHz。系統(tǒng)在兼顧測量精度和測量反應時間的基礎上，實現(xiàn)了量程的自動轉換，測量可以全自動地進行。其控制和邏輯電路是基于quartus II和VHDL語言進行設計，外部電路相當簡單。圖3是本設計的頂層示意圖。設計主要由分頻模塊、控制模塊、鎖存模塊等共七個模塊組成。脈沖信號由fsin引腳輸入到cntrl模塊，由clr引腳和fdiv輸出信號q共同決定fsin的有效性，并由cntd實現(xiàn)自適應控制，當fsin的頻率高出或低于某個量程，cntrl模塊會根據(jù)具體的值選擇相應合適的量程(本設計共有分為1~9999Hz、10~99.99kHz、100~999.9kHz、1M~999M等四個量程)。再經(jīng)由lock鎖存之后，由dspnum選擇具體的通路，由dspsel和disp實現(xiàn)動態(tài)掃描顯示，掃描顯示模塊有dspsel控制七段數(shù)碼管的片選信號，間鎖存保存的BCD碼數(shù)據(jù)動態(tài)掃描譯碼，以十進制形式顯示。以上的各功能模塊都是在FLEX10K10中，用VHDL予以實現(xiàn)的，較之以往的傳統(tǒng)型電路更為簡單，更易于實現(xiàn)頻率計的小型化、微型化甚至芯片化設計。

　　頂層示意圖中的各模塊用VHDL語言生成后，再生成圖3所示的示意圖，經(jīng)編譯鏈接之后就可以下載到系統(tǒng)中。再在外部擴展信號采集和相應的數(shù)碼顯示電路，就可以完成一個相對簡單的數(shù)字頻率計。圖4是系統(tǒng)的整體框圖。

　　信號從被測信號輸入處輸入到波形整形電路后，經(jīng)過FPGA算法處理，再由數(shù)字顯示部分輸出。在數(shù)字顯示部分根據(jù)不同的檔位，可以把相應的單位加入即可，人一檔時單位為Hz，二檔時為kHz，其余類推。

　　此外，在硬件電路設計時，應注意FPGA的接口部分，包括電平轉換、標準CPU接口等等。比如FPGA器件的I/O電壓不能達到TTL電平，則需要添加必要的電平轉換芯片，即通常指的Transceiver。又如，驅動LED等功能的需要是經(jīng)常遇到的，但FPGA器件的驅動能力不一定能夠滿足需要，因此提供驅動能力也是設計時需要考慮的問題之一。同時，時鐘設計是FPGA設計的核心問題之一，時鐘系統(tǒng)的不穩(wěn)定和不合理，往往不能發(fā)揮器件的全部功能和潛力，嚴重時還會導致系統(tǒng)失敗。對于多時鐘、多速率系統(tǒng)，如何做到全局同步設計、保證時延特性、達到設計速率等，對系統(tǒng)成功都是極為關鍵的。

　　3 結束語

　　本文在介紹了頻率計的基本原理的基礎上，闡述了如何基于FPGA設計和實現(xiàn)自適應頻率計的設計，并且給出了完整的設計過程，以及針對設計中應該注意的問題加以說明。其外，如果使用更高頻率的FPGA芯片，頻率計的量程上限可以進一步的提高。