車用MCU的抗EMI設(shè)計(jì)與測試方案

　　1 引言

　　隨著集成電路集成度的提高，越來越多的元件集成到芯片上，電路功能變得復(fù)雜，工作電壓也在降低。當(dāng)一個或多個電路里產(chǎn)生的信號或噪聲與同一個芯片內(nèi)另一個電路的運(yùn)行彼此干擾時(shí)，就產(chǎn)生了芯片內(nèi)的EMC問題，最為常見的就是SSN（Simultaneous Switch Noise，同時(shí)開關(guān)噪聲）和Crosstalk（串音），它們都會給芯片正常工作帶來影響。由于集成電路通過高速脈沖數(shù)字信號進(jìn)行工作，工作頻率越高產(chǎn)生的電磁干擾頻譜越寬，越容易引起對外輻射的電磁兼容方面問題。基于以上情況，集成電路本身的電磁干擾（EMI）與抗擾度（EMS）問題已成為集成電路設(shè)計(jì)與制造關(guān)注的課題。

　　集成電路電磁兼容不僅涉及集成電路電磁干擾與抗擾度的設(shè)計(jì)和測試方法，而且有必要與集成電路的應(yīng)用相結(jié)合。針對汽車電子領(lǐng)域來講，將對整車級、零部件級的電磁兼容要求強(qiáng)制性標(biāo)準(zhǔn)，結(jié)合到集成電路的設(shè)計(jì)中，才能使電路更易于設(shè)計(jì)出符合標(biāo)準(zhǔn)的最終產(chǎn)品。作為電子控制系統(tǒng)里面最為關(guān)鍵的單元——微控制器（MCU），其EMC性能的好壞直接影響各個模塊與系統(tǒng)的控制功能。

　　本文在汽車電子MCU 中采用抗EMI的設(shè)計(jì)方法，依據(jù)IEC61967傳導(dǎo)測試標(biāo)準(zhǔn)，對汽車電子MCU進(jìn)行電磁干擾的測試。

　　2 汽車電子MCU設(shè)計(jì)方法

　　下面介紹在汽車電子MCU中使用的可行性設(shè)計(jì)方法以及其他幾種抗EMI設(shè)計(jì)技術(shù)。

　　2.1 時(shí)鐘電路設(shè)計(jì)

　　由于時(shí)鐘電路產(chǎn)生的時(shí)鐘信號一般都是周期信號，其頻譜是離散的，離散譜的能量集中在有限的頻率上。又由于系統(tǒng)中各個部分的時(shí)鐘信號通常由同一時(shí)鐘分頻、倍頻得到，它們的譜線之間也是倍頻關(guān)系，重疊起來進(jìn)而增大輻射的幅值，因此說時(shí)鐘電路是一個非常大的污染源。

　　針對汽車電子MCU 數(shù)字前端設(shè)計(jì)，在抗EMI方面采用門控時(shí)鐘的方法改進(jìn)。任何時(shí)鐘在不需要時(shí)都應(yīng)關(guān)閉，減低工作時(shí)鐘引起的電磁發(fā)射問題。根據(jù)A8128（汽車電子MCU的型號）芯片系統(tǒng)功能設(shè)計(jì)要求，采用Run、Idle、Stop和Debug四種工作模式，在每一種工作模式下針對系統(tǒng)時(shí)鐘、外設(shè)模塊時(shí)鐘進(jìn)行適當(dāng)門控。此外，還有幾種在時(shí)鐘方面常見的抗EMI的設(shè)計(jì)方法，包括：

　?、俳档凸ぷ黝l率

　　MCU的工作時(shí)鐘應(yīng)該設(shè)定為滿足性能要求所需的最低頻率。從下面的測試結(jié)果可以看出，一個MCU的運(yùn)行頻率由80MHz變?yōu)?0MHz，可以使頻譜寬頻范圍內(nèi)的干擾峰值產(chǎn)生幾十dBμV 的衰減，而且能夠有效的降低功耗。

　?、诋惒皆O(shè)計(jì)

　　異步電路工作沒有鎖定一個固有頻率，電磁輻射大范圍均勻分布而不會集中在特定的窄帶頻譜中。這一關(guān)鍵本質(zhì)特征決定了即使異步電路使用大量的有源門電路，它所產(chǎn)生的電磁發(fā)射也要比同步電路小。

　　③擴(kuò)展頻譜

　　擴(kuò)展頻譜時(shí)鐘是一項(xiàng)能夠減小輻射測量值的技術(shù)，這種技術(shù)對時(shí)鐘頻率進(jìn)行1%~2%的調(diào)制，擴(kuò)散諧波分量，在CISPR16或FCC發(fā)射測試中峰值較低，但這并非真正減小瞬時(shí)發(fā)射功率。因此，對一些快速反應(yīng)設(shè)備仍可能產(chǎn)生同樣的干擾。擴(kuò)展頻譜時(shí)鐘不能應(yīng)用于要求嚴(yán)格的時(shí)間通信網(wǎng)絡(luò)中，比如FDD、以太網(wǎng)、光纖等。

　　2.2 IO端口設(shè)計(jì)

　　在汽車電子MCU 的輸入輸出端口設(shè)計(jì)中，也加入了抗EMI方案，包括翻轉(zhuǎn)速率（slew rate control）和驅(qū)動強(qiáng)度（drive strength）控制方法。通過在所有通用P口引入可配置的翻轉(zhuǎn)速率和驅(qū)動強(qiáng)度寄存器，在需要的時(shí)候打開相應(yīng)功能。翻轉(zhuǎn)速率有打開和關(guān)閉兩種選擇，打開后能夠有效地平緩上升沿或者下降沿，降低瞬態(tài)電流，進(jìn)而控制芯片產(chǎn)生的電磁干擾強(qiáng)度。驅(qū)動強(qiáng)度有強(qiáng)驅(qū)動電流和弱驅(qū)動電流兩種選擇，在能夠滿足工作驅(qū)動強(qiáng)度的情況下，選擇弱電流驅(qū)動會更好的控制電磁干擾現(xiàn)象。

　　另外，基于GSMC 180nm工藝庫，選擇具有施密特觸發(fā)特性的IO，可以有效地平緩輸入信號中帶進(jìn)來的尖峰或者噪聲信號等，對芯片的電磁抗擾度有所幫助。

　　3 汽車電子MCU測試方案

　　IEC61967標(biāo)準(zhǔn)是國際電工委員會制定的有關(guān)集成電路電磁發(fā)射的標(biāo)準(zhǔn)，用于頻率為150kHz到1GHz的集成電路電磁發(fā)射測試。標(biāo)準(zhǔn)中涉及到輻射和傳導(dǎo)兩類測試方法，由于傳導(dǎo)方式的電磁干擾帶給芯片應(yīng)用上的影響更大一些，本次試驗(yàn)選取IEC61967-4直接耦合法進(jìn)行測試。該方法又分為1Ω測試法和150Ω測試法，1Ω測試法用來測試接地引腳上的總干擾電流，150Ω測試法用來測試輸出端口的干擾電壓。

　　在測試時(shí)，需要在進(jìn)行測試的電路中接入串聯(lián)電阻為1Ω的電流探針（探針即為1Ω測試網(wǎng)絡(luò)，已經(jīng)集成在EMC測試板的芯片地端與PCB地平面之間），49Ω串聯(lián)放置為了形成50Ω匹配，用接收機(jī)測量射頻電流流經(jīng)該電阻時(shí)產(chǎn)生的射頻電壓，所測得的電壓應(yīng)為所有流回到集成電路的射頻電流在電流探頭上產(chǎn)生電壓的總和，測得的電壓值可以換算為流過探針的電流，測試環(huán)境圖如圖1所示。

　　圖1 1Ω測試環(huán)境

　　在150Ω測試中，集成電路的引腳通過標(biāo)準(zhǔn)規(guī)定的匹配網(wǎng)絡(luò)接到測試接收機(jī)，通過150Ω探針（探針即為150Ω測試網(wǎng)絡(luò)，已經(jīng)集成在EMC測試板上）可以測量SSN在輸入輸出端口和電源兩類引腳上的傳導(dǎo)干擾，通過計(jì)算可以將接收機(jī)測量的電壓轉(zhuǎn)換為噪聲電壓幅值，測試環(huán)境圖如圖2所示。

　　圖2 150Ω測試環(huán)境

　　下面是針對EMI進(jìn)行的1Ω和150Ω測試步驟，包括測試前準(zhǔn)備工作以及測試數(shù)據(jù)分析等。

　　3.1 測試前裝備工作

　?、侪h(huán)境溫度

　　本次實(shí)驗(yàn)集中在晚間進(jìn)行，現(xiàn)場溫度控制在23±2℃范圍內(nèi)，符合標(biāo)準(zhǔn)要求。

　?、诃h(huán)境噪聲電平

　　將DUT（被測設(shè)備）固定在實(shí)驗(yàn)臺上且為斷電狀態(tài)，用EMI接收機(jī)測量殘留噪聲。本次實(shí)驗(yàn)環(huán)境噪聲電平在可接受的測試要求內(nèi)，詳情請參看圖6。

　?、燮渌h(huán)境條件

　　所有其他可能影響測試結(jié)果的環(huán)境條件，例如環(huán)境濕度。本次實(shí)驗(yàn)所測得的相對濕度為45%RH左右。

　?、艽_認(rèn)工作狀態(tài)

　　給DUT供電并檢查確認(rèn)IC處于正常的工作狀態(tài)，同時(shí)在實(shí)驗(yàn)時(shí)保持周圍的測試條件不變。

　　3.2 1Ω測試

　?。?）將SMA連接線一端連接到測試板，另一端連接到接收機(jī)（安捷倫N9030，內(nèi)置N141A電磁兼容測試軟件），將EMI接收機(jī)的測量頻率范圍設(shè)置為150kHz到1GHz，根據(jù)標(biāo)準(zhǔn)對測試操作的要求，分成150kHz~30MHz（RBW 為9kHz）和30MHz~1GHz（RBW 為120kHz）兩段。下面測試圖中綠色邊框范圍內(nèi)的是150kHz~30MHz，范圍外的是30MHz~1GHz。

　　結(jié)合汽車電子MCU 端口特性以及標(biāo)準(zhǔn)要求，將接地端口與1Ω網(wǎng)絡(luò)相連，再與SMA口相接，引入EMI接收機(jī)進(jìn)行監(jiān)控，原理圖如圖3、圖4所示。

　　圖3 芯片的地網(wǎng)絡(luò)引腳

　　圖4 1Ω網(wǎng)絡(luò)

　?。?）選取可能影響EMC特性的因素，在時(shí)鐘上分別測試10MHz、20MHz以及77MHz頻率下電磁干擾大小數(shù)值，在測試功能上選取模數(shù)轉(zhuǎn)換程序ADC;

　?。?）測量每一段頻譜內(nèi)可能出現(xiàn)的干擾，提取各個諧波的包絡(luò)值，接收機(jī)的電壓可以換算為流過探針的電流。測試儀器以及EMC測試板如圖5所示;

　　圖5 實(shí)際測試環(huán)境

　?。?）在對每個頻率點(diǎn)測試的時(shí)候要進(jìn)行多次測量，以便排除偶然因素的干擾。下面是各個測試情況的說明;

　?、贂r(shí)鐘采用外部晶振10MHz，燒錄SRAM 中的程序?yàn)锳DC。圖6左側(cè)為未上電時(shí)的環(huán)境噪聲信號，右側(cè)為上電但未運(yùn)行程序的測量結(jié)果。

　　圖6 斷電vs.上電

　　通過對比可以得出上電之后在整個頻譜范圍內(nèi)干擾強(qiáng)度變大，時(shí)鐘的固定周期將使電磁輻射集中在時(shí)鐘基波和諧波附近很窄的頻譜范圍內(nèi)。根據(jù)傅里葉級數(shù)展開公式可以得出，在時(shí)鐘倍頻處的頻點(diǎn)其干擾值也越大，所以在10MHz、20MHz等倍頻點(diǎn)處的現(xiàn)象更明顯，為了進(jìn)一步對比，運(yùn)行ADC程序，分別在 10MHz、20MHz以及77MHz時(shí)鐘下進(jìn)行測試，比較不同時(shí)鐘接地引腳總干擾電流大小，測試結(jié)果如圖7、圖8、圖9所示。

　　圖7 10MHz—ADC測試圖

　　圖8 20MHz—ADC測試圖

　　圖9 77MHz—ADC測試圖

　　圖10 10/20/77MHz—ADC測試數(shù)據(jù)整理

　　圖7、圖8、圖9分別是10MHz、20MHz和77MHz的測試圖，圖10是整理后的數(shù)據(jù)。通過對比可以得出，頻譜大致集中在100MHz以內(nèi)，在對應(yīng)工作時(shí)鐘的主頻點(diǎn)處干擾值最大，10MHz、20MHz情況下在相應(yīng)倍頻點(diǎn)（如40MHz、60MHz等頻點(diǎn)）附近的干擾值也比較集中。

　　提取數(shù)據(jù)得到10 MHz時(shí)峰值點(diǎn)為9.999MHz（62.643dBμV），20 MHz 時(shí)的峰值點(diǎn)為20.002MHz（61.692dBμV），77MHz時(shí)的峰值點(diǎn)為19.264MHz（48.049dBμV）以及 77.042MHz（47.316dBμV）?？梢钥闯?，77MHz時(shí)干擾強(qiáng)度和密度反而要弱于20MHz，可能是由于77MHz是MCU工作的極限時(shí)鐘，此時(shí)工作性能受到一定影響，導(dǎo)致測試的結(jié)果有所不同。

　　③由于汽車電子MCU的工作時(shí)鐘可以選擇外部晶振或者內(nèi)部PLL倍頻，所以要對兩種情況分別測試，以便比較是否有差別。運(yùn)行ADC程序后的測試結(jié)果如圖11所示。

　　圖11 PLL vs.外部晶振（10MHz）

　　從圖11中可以看出，在頻譜范圍內(nèi)各個峰值點(diǎn)的分布大致相同，整個頻譜范圍內(nèi)沒有明顯差異，MCU通過外部晶振或PLL倍頻兩種方式測得的結(jié)果基本一致，時(shí)鐘源選擇上不會對芯片的電磁干擾強(qiáng)度帶來影響。

　　3.3 150Ω測試

　?。?）設(shè)備裝置連接同1Ω測試法的步驟①;

　?。?）根據(jù)芯片電源類型，電源分為4路，分別是VDD1（數(shù)字IO 供電的5V 電源信號）、VDD2（為ADC和PLL供電的LDO 的5V 電壓）、VDD3（數(shù)字邏輯LDO的5V電壓輸入）和VDD4（Flash的5V電壓輸入）?？蓡为?dú)對每一路電源的干擾噪聲進(jìn)行捕捉，連接方式與1Ω 測試法步驟②相同，如圖12所示;

　　圖12 VDD連接150Ω網(wǎng)絡(luò)145

　?。?）根據(jù)汽車電子MCU應(yīng)用特點(diǎn)，選取最為典型的PWM、CAN 程序，為了方便以后對眾多引腳進(jìn)行單獨(dú)測量，將P0、P1、P2（P3未涉及到外設(shè)功能復(fù)用）端口共24個引腳進(jìn)行了開關(guān)控制，再通過150Ω耦合網(wǎng)絡(luò)連接到EMI接收機(jī)，圖13是P0端口的電路原理圖，P1和P2的原理圖同P0。

　　圖13 IO-P0連接150Ω網(wǎng)絡(luò)

　?。?）重復(fù)測試多次，得到較多測試樣本，經(jīng)過整理，下面是各個測試情況的說明。

　　①從電源端口結(jié)果來看，區(qū)別很小，下面以VDD1為例進(jìn)行分析說明。VDD1測試選取了ADC和counter（數(shù)字計(jì)數(shù)器）的程序，以比較不同類別的程序?qū)?shù)字供電是否有影響，測試結(jié)果如圖14、圖15所示。

　　在10MHz和20MHz時(shí)鐘上對比，ADC最高峰值分別為35.827dBμV、43.517dBμV;counter的最高峰值為 35.899dBμV、43.271dBμV?？梢缘贸鲱l率越高，干擾強(qiáng)度越大。但就兩類程序橫向?qū)Ρ葋砜矗Y(jié)果基本上一致。另外還發(fā)現(xiàn) 60~300MHz和550~650MHz兩處集中的干擾頻譜，可見電源處的干擾在高頻附近比較明顯。

　?、赑WM 功能測試

　　雙通道模式下，在不同占空比和周期大小情況下，測試對應(yīng)P口引腳處傳導(dǎo)發(fā)射強(qiáng)度的大小，測試結(jié)果如圖16、圖17所示。

　　從圖16中的干擾密度可看出時(shí)鐘對電磁干擾影響程度。在圖17中，由于period和duty較長，測試結(jié)果相差不大，此時(shí)時(shí)鐘頻率變成次要因素，主要因素取決于輸出引腳處高低電平變化周期長短。

　?、跜AN功能測試

　　運(yùn)行Loopback（回路模式）程序，在不同時(shí)鐘頻率下進(jìn)行比較，測試結(jié)果如圖18、圖19所示。

　　從圖16~19中觀察，隨著時(shí)鐘頻率變大，TX和RX端口的傳導(dǎo)輻射強(qiáng)度也變大。對于RX端口，10/40MHz頻點(diǎn)附近的干擾密度比較大，且在 40MHz時(shí)候現(xiàn)象更明顯，捕捉到連續(xù)三個頻點(diǎn)（圖18右側(cè)標(biāo)注），分別是39.060 MHz（71.063dBμV）、39.360MHz（67.447dBμV）、40.020MHz（39.171dBμV），兩個時(shí)鐘下的峰值都在 70~85dBμV 之間，但一般都在10MHz以下，應(yīng)該是受低頻某一頻點(diǎn)的影響較明顯。

　　對于TX端口，10/40MHz頻點(diǎn)附近的干擾密度沒有RX明顯，峰值也都在70~85dBμV 之間，且發(fā)生在10MHz以下，和RX的特點(diǎn)大致相同。

　　4 測試結(jié)果分析

　　從測試數(shù)據(jù)結(jié)果可以總結(jié)出以下幾點(diǎn)：

　?、僭跁r(shí)鐘頻率上，從10 MHz到40 MHz、77MHz，干擾強(qiáng)度或是密度在整體上都會增加，可以是一小段頻譜或者是整個頻譜范圍內(nèi)，這與測試對象關(guān)系比較大。分析原因不難發(fā)現(xiàn)，由于時(shí)鐘電路產(chǎn)生的時(shí)鐘信號一般都是周期信號，其頻譜是離散的，離散譜的能量集中在有限的頻率上，又由于系統(tǒng)中各個部分的時(shí)鐘信號通常由同一時(shí)鐘分頻、倍頻得到，它們的譜線之間也是倍頻關(guān)系，會重疊起來進(jìn)而增大輻射的幅值。

　?、谠诔绦驘龑懛绞缴希獠烤д窕騊LL倍頻兩種方式測得的結(jié)果基本一致，整個頻譜范圍內(nèi)沒有明顯差異，時(shí)鐘源選擇上不會對芯片的電磁干擾強(qiáng)度帶來影響。

　?、蹚腣DD1測試結(jié)果來看，除了得出頻率越高，干擾強(qiáng)度越大之外，還發(fā)現(xiàn)出現(xiàn)干擾的頻譜范圍分別在60~300MHz和550~650MHz兩處，可見電源處的干擾在高頻附近比較明顯。

　?、軐τ赑WM 功能，通過配置輸出波形周期和占空比大小，會導(dǎo)致在不同時(shí)鐘下產(chǎn)生的電磁干擾強(qiáng)度有所差異。由于雙通道模式下寄存器為16bit（原單通道模式為 8bit），此時(shí)周期和占空比可配置的數(shù)值變大，PWM 波輸出引腳處的高低電平翻轉(zhuǎn)周期就取決于周期和占空比的設(shè)置，與時(shí)鐘的關(guān)系變得沒有之前如此緊密，時(shí)鐘變成了次要因素。由此建議在滿足功能要求的前提下，使用PWM 功能時(shí)盡量將周期和占空比數(shù)值變得大一些，這樣會較好地改進(jìn)EMC性能;

　?、輰τ贑AN 總線來講，通過10 MHz和40MHz時(shí)鐘對比，當(dāng)合理地降低時(shí)鐘工作頻率，會使一大段頻譜范圍內(nèi)的干擾值降低，從整體上較好的控制EMI帶來的影響。

　　5 結(jié)束語

　　對于微電子行業(yè)來說，芯片級電磁兼容性的設(shè)計(jì)與測試已經(jīng)成為一個非常重要的主題。實(shí)際上，如果不對集成電路電磁輻射及抗擾度方面進(jìn)行深入的研究，就很難滿足電子設(shè)備電磁兼容性方面的需要。本文通過對設(shè)計(jì)方法的引入，并進(jìn)一步通過測試方案去總結(jié)歸納影響電磁發(fā)射的因素和原因，從而間接證明了設(shè)計(jì)方法的必要性和重要性。