工程師設(shè)計(jì)經(jīng)驗(yàn)分享：畫FPGA開發(fā)板所犯的那些錯(cuò)誤

　　畫FPGA開發(fā)板所犯的那些錯(cuò)誤，小編這里先截下我最初畫這個(gè)開發(fā)板的一張“慘不忍睹”的PCB讓大家看看。

　　Top Layer如圖：

　　Bottom Layer如圖：

　　第一遍畫的時(shí)候，想“速戰(zhàn)速?zèng)Q”把它畫完，草草了事，但是等全部布線完以后卻發(fā)現(xiàn)這里面的錯(cuò)誤實(shí)在是太多了，我覺得最核心的錯(cuò)誤就是一開始就沒有注意整個(gè)系統(tǒng)各個(gè)元器件的布局，從而導(dǎo)致了“災(zāi)難”的發(fā)生，后來的布線也就非常困難。大家很容易可以在上圖中看出布線的長(zhǎng)度大部分都很長(zhǎng)，其實(shí)這也是非常嚴(yán)重的錯(cuò)誤，尤其對(duì)于高速信號(hào)線來說。輸入、輸出端用的導(dǎo)線應(yīng)該盡量短，且盡量不要長(zhǎng)距離的平行，當(dāng)然，差分線除外。我們知道，其實(shí)每個(gè)元器件都會(huì)有引腳電感，從芯片的引腳導(dǎo)線到電阻、電容和電感線圈的引線，每條線和走線都有寄生電容和電感，它們直接影響著導(dǎo)線的阻抗并且對(duì)高頻率敏感。

　　一般來說，在低頻段時(shí)導(dǎo)線主要呈現(xiàn)電阻特性，而根據(jù)RF電路理論可知，在高頻段時(shí)，導(dǎo)線會(huì)呈現(xiàn)電感特性，我畫的這個(gè)板子是25MHz的，所以可以對(duì)這個(gè)因素含糊一點(diǎn)了，但是，為了防止帶來不必要的麻煩，在走高頻信號(hào)線時(shí)還是小于150MHz波長(zhǎng)的1/20為好，以免在板子上形成意外的干擾源，因?yàn)楫?dāng)信號(hào)頻率達(dá)到150MHz以上時(shí)，PCB走線就相當(dāng)于“變成”了一個(gè)有效的天線了!

　　我們還得注意一下差分信號(hào)的走線，很重要的一點(diǎn)就是差分信號(hào)線在板子上的走線必須一樣長(zhǎng)，而且對(duì)于信號(hào)速率在一百M(fèi)Hz以上的，還得選用帶阻抗控制的高速連接器，我畫這塊板子的時(shí)候不需要考慮這點(diǎn)，但我還是提防了一下，順便在這里提一下，嘿嘿，要是以后遇到這么高的頻率時(shí)，就得好好斟酌了，否則會(huì)引發(fā)EMI問題喔。

　　不知道大家有沒有發(fā)現(xiàn)，在上面我畫的PCB中其實(shí)蘊(yùn)含著一個(gè)很好的優(yōu)點(diǎn)，那就是整個(gè)板子的過孔很少!大家應(yīng)該都知道，在布線時(shí)，我們應(yīng)該盡量少用或者不用過孔，因?yàn)檫@個(gè)會(huì)帶來更多的集總線模型電感，這就可能會(huì)使信號(hào)質(zhì)量降低，更有甚者會(huì)引發(fā)EMI問題，那可就比較麻煩了。

　　之后我又重新好好地畫了幾次，再截個(gè)圖看看，

　　Top Layer如圖：

　　Bottom Layer如圖：

　　感覺比第一遍畫的圖還是有改進(jìn)的，但肯定還可以畫得更好，只是覺得目前的話，就這個(gè)水平了，以后再慢慢練!