使嵌入式 STT MRAM 磁隧道結(jié)陣列的加工成為可能

　　半導(dǎo)體產(chǎn)業(yè)正在迎來(lái)下一代存儲(chǔ)器技術(shù)的新紀(jì)元，幾大主要變化趨勢(shì)正在成形。這其中包括磁性隨機(jī)存儲(chǔ)器 (MRAM) 的出現(xiàn)。我將在幾篇相關(guān)文章中介紹推動(dòng)MRAM 得以采用的背景，重點(diǎn)說(shuō)明初始階段面臨的一些挑戰(zhàn)，并探討實(shí)現(xiàn) STT MRAM 商業(yè)可行性的進(jìn)展。

　　應(yīng)用材料公司為實(shí)現(xiàn) STT MRAM 的制造提供了多項(xiàng)重要?jiǎng)?chuàng)新，包括基于Endura? 平臺(tái)上的PVD創(chuàng)新以及特別的蝕刻技術(shù)。利用這些新技術(shù)并借助梅丹技術(shù)中心的設(shè)施來(lái)加工并測(cè)試器件陣列，我們驗(yàn)證了 STT MRAM 的性能和可擴(kuò)展性。

　　如今，除了邏輯元件和其他專用電路元件外，典型的微控制器 (MCU) 包括用作工作存儲(chǔ)器的 SRAM 和用作儲(chǔ)存存儲(chǔ)器的閃存。當(dāng)前業(yè)界遇到的閃存問(wèn)題是，要將浮柵 (FG) 的制造工藝對(duì)邏輯門(mén)性能的影響降到最低(圖 1)。為此，制造商通常會(huì)使用多達(dá) 10 個(gè)的額外掩膜層，這必然會(huì)增加其復(fù)雜性和成本。在 <28nm 的節(jié)點(diǎn)， 邏輯部分的工藝將遷移到高 k 柵介質(zhì)/金屬柵極(HKMG)，由于 HKMG 的熱預(yù)算有限，將導(dǎo)致工藝集成更為復(fù)雜。

　　圖 1：帶閃存(左)和 STT MRAM(右)的 MCU 集成方案

　　另一方面，在后端工藝 (BEOL) 中集成自旋轉(zhuǎn)移矩 MRAM (STT MRAM) 較為容易，只需要3個(gè)額外的掩膜(圖 1)。此外，與 STT MRAM 相比，閃存的能耗較大。STT MRAM 具有前景的特性(快速、非易失性、低功耗和在低溫下易于實(shí)現(xiàn) BEOL 集成)使大多數(shù)主要邏輯和存儲(chǔ)器廠商開(kāi)始逐步開(kāi)發(fā) STT MRAM 技術(shù)。除 MCU 外，由于 STT MRAM 可以實(shí)現(xiàn)相比于 SRAM 更高的密度，STT MRAM也正在被開(kāi)發(fā)用于取代 SRAM，用作 <10nm 節(jié)點(diǎn)的最后級(jí)緩存。

　　STT MRAM 的每個(gè)存儲(chǔ)單元都由磁隧道結(jié) (MTJ) 組成，其最基本的形式是由夾在兩個(gè)磁性薄膜(約 10-30? 厚的 CoFeB)間的薄介質(zhì)隧穿勢(shì)壘膜(約 10? 厚的 MgO)組成。在 MTJ 堆疊中實(shí)際有許多額外的薄膜層(參見(jiàn)示例中的圖 2a)，并且自 2007 年以來(lái)已作為硬盤(pán)驅(qū)動(dòng)器 (HDD) 中的讀取傳感器進(jìn)行制造。

　　圖 2：(a) pMTJ 堆疊細(xì)節(jié)、(b) 和 (c) 所示為 pMTJ 陣列的橫截面圖和俯視圖

　　但是，針對(duì) HDD 中單獨(dú)的 MTJ 器件與 STT MRAM 中垂直 MTJ (pMTJ) 器件陣列的要求是完全不同的。關(guān)于pMTJ 薄膜堆疊層沉積和蝕刻工藝設(shè)備的創(chuàng)新對(duì)于制造密度/性能有競(jìng)爭(zhēng)力的 STT MRAM 至關(guān)重要。此外，即將生產(chǎn) STT MRAM 的存儲(chǔ)器制造廠晶圓初始的產(chǎn)量比 HDD 磁頭制造廠高 10-20 倍，因此在設(shè)計(jì)設(shè)備時(shí)，設(shè)備的正常運(yùn)行時(shí)間是要考慮的關(guān)鍵因素。

　　應(yīng)用材料公司已在公司的 Endura 平臺(tái)上針對(duì) pMTJ 堆疊層沉積(具有可控微觀結(jié)構(gòu)、清潔界面和sub-? 精度的多層薄膜)開(kāi)發(fā)出多陰極 PVD 室以及各類原位熱處理室。此外，還針對(duì)蝕刻 pMTJ 陣列開(kāi)發(fā)了用于密集陣列中非易失性磁性材料的特別蝕刻技術(shù)。[1]

　　為了評(píng)估 pMTJ 沉積和蝕刻設(shè)備的性能，在梅丹技術(shù)中心設(shè)計(jì)并制造了 1R pMTJ 陣列測(cè)試芯片。最小存儲(chǔ)單元尺寸 130nm x 130nm(圖 2)等同于 28nm 節(jié)點(diǎn)處的 22F2，相當(dāng)于約 1Gb 密度。這些測(cè)試芯片已在高通公司進(jìn)行過(guò)電性分析，結(jié)果也在2015和2016的國(guó)際電子元件會(huì)議(IEDM)中共同發(fā)表。[2, 3]下列段落中討論的這些結(jié)果，著重關(guān)注使用 Endura PVD 系統(tǒng)和特別蝕刻技術(shù)制造的 pMTJ 陣列性能。

　　一個(gè)關(guān)鍵的性能指標(biāo)是蝕刻后 MTJ 陣列的 TMR%(隧道磁電阻)。對(duì)于間距為 130nm 和 50nm 直徑的 pMTJ 陣列，平均 TMR 約為 150%(圖 3)。電阻(RP)的西格瑪/平均值 <8%。這兩個(gè)數(shù)值都表明蝕刻過(guò)程中的蝕刻損傷極小。通過(guò)優(yōu)化 pMTJ 堆疊層中的自由層 (FL) 材料，在陣列中可獲得低至約 90uA 的P-AP 翻轉(zhuǎn)電流(35ns 翻轉(zhuǎn)脈沖)(圖 4)。

　　圖 3：采用不同陣列間距和 CD 的 TMR 百分比圖

　　圖 4：通過(guò)自由層 (FL) 優(yōu)化來(lái)降低翻轉(zhuǎn)電流

　　最后，通過(guò)優(yōu)化 MgO 沉積室的設(shè)備硬件設(shè)計(jì)，如圖 5 所示，可使約 10? MgO 隧道勢(shì)壘層的擊穿電壓從約 1.2V(標(biāo)準(zhǔn))顯著提高到約 1.5V(改進(jìn)后)。如我們的工作中所演示，這對(duì)于提高耐用性至 >1015 個(gè)寫(xiě)入周期至關(guān)重要。[3]我將在下一篇博客中進(jìn)一步探討這個(gè)問(wèn)題。

　　圖 5：通過(guò)工藝和設(shè)備硬件優(yōu)化實(shí)現(xiàn) MgO VBD 改進(jìn)