EDA環(huán)境結(jié)合測(cè)量軟件 大幅縮短電子產(chǎn)品開(kāi)發(fā)周期

消費(fèi)性電子產(chǎn)品汰換周期越來(lái)越短，且功能復(fù)雜度不斷提高，使得系統(tǒng)研發(fā)人員面臨縮短產(chǎn)品開(kāi)發(fā)時(shí)間的嚴(yán)峻挑戰(zhàn)。所幸，現(xiàn)今自動(dòng)化測(cè)試系統(tǒng)已開(kāi)始導(dǎo)入開(kāi)放式FPGA，將有助EDA開(kāi)發(fā)環(huán)境與測(cè)量軟件的整合，讓工程師可同時(shí)進(jìn)行系統(tǒng)設(shè)計(jì)與測(cè)試，加快研發(fā)時(shí)程。

目前測(cè)試工程師所面臨的最大挑戰(zhàn)之一，即是個(gè)人觀念局限于目前的技術(shù)中而停滯不前，因此，本文特別提供技術(shù)趨勢(shì)的相關(guān)知識(shí)，針對(duì)測(cè)試與測(cè)量產(chǎn)業(yè)，探討足以影響整個(gè)產(chǎn)業(yè)的重要技術(shù)與方法。

設(shè)計(jì)與測(cè)試并行為大勢(shì)所趨

對(duì)目前的研發(fā)單位來(lái)說(shuō)，縮短產(chǎn)品開(kāi)發(fā)周期幾乎是首要任務(wù)，特別是汽車(chē)與航空產(chǎn)業(yè)。要縮短開(kāi)發(fā)時(shí)間的方法之一，就是同時(shí)進(jìn)行設(shè)計(jì)與測(cè)試，這樣的產(chǎn)品開(kāi)發(fā)模式常以“V-diagram”模型(圖1)表示。這些產(chǎn)業(yè)的最終產(chǎn)品，往往形成高復(fù)雜度“系統(tǒng)中的系統(tǒng)”;而V-diagram左邊為“設(shè)計(jì)”，右邊則為“測(cè)試”，其背后的概念，就是在開(kāi)發(fā)出完整系統(tǒng)之前，先初步測(cè)試、檢驗(yàn)子系統(tǒng)以達(dá)更高效率。只要是需要高度監(jiān)控環(huán)境的產(chǎn)業(yè)，就常見(jiàn)到如V- diagram 的同步設(shè)計(jì)/測(cè)試方法，而且目前已有其他類(lèi)型的裝置或產(chǎn)業(yè)逐步采用相關(guān)實(shí)例。以半導(dǎo)體和消費(fèi)性電子產(chǎn)業(yè)為例，其“短暫的產(chǎn)品使用周期”與“不斷提高的產(chǎn)品復(fù)雜度”特性，都是縮短產(chǎn)品開(kāi)發(fā)時(shí)間的瓶頸。

圖1 V-diagram產(chǎn)品開(kāi)發(fā)模型

根據(jù)2009年麥肯錫(McKinsey)針對(duì)半導(dǎo)體產(chǎn)業(yè)設(shè)計(jì)的問(wèn)卷研究結(jié)果，半導(dǎo)體產(chǎn)業(yè)“產(chǎn)品生命周期”幾乎是汽車(chē)產(chǎn)業(yè)的叁分之一而已。另一份麥肯錫問(wèn)卷研究亦指出，半導(dǎo)體新產(chǎn)品設(shè)計(jì)的平均開(kāi)發(fā)時(shí)間約為19個(gè)月，因此，研究人員歸納出“研發(fā)完整度(RD Excellence)”為加速開(kāi)發(fā)時(shí)程的主要關(guān)鍵。

基于商業(yè)需求，產(chǎn)品開(kāi)發(fā)過(guò)程必須更重視研發(fā)完整度，因此電子產(chǎn)業(yè)已越來(lái)越趨向設(shè)計(jì)與測(cè)試并行。要強(qiáng)化此實(shí)例的主要方式，就是提高電子設(shè)計(jì)自動(dòng)化(EDA)模擬軟件與測(cè)試軟件之間的連結(jié)。

提高EDA/測(cè)試軟件連結(jié)

若要了解模擬軟件在產(chǎn)品設(shè)計(jì)流程中的角色，必須先了解軟件在產(chǎn)品開(kāi)發(fā)的“設(shè)計(jì)”與“測(cè)試”階段有何作用。在初始的設(shè)計(jì)/模擬期間，EDA軟件可針對(duì)模擬產(chǎn)品的物理或電子行為(Electrical Behavior)建立模型(圖2)。EDA軟件基本上屬于公用程式，即根據(jù)一系列的輸入，透過(guò)數(shù)學(xué)模型而呈現(xiàn)受測(cè)物(DUT)的輸出，再將相關(guān)度量結(jié)果提供予設(shè)計(jì)工程師。

圖2 軟件于產(chǎn)品開(kāi)發(fā)階段所扮演的角色

在開(kāi)發(fā)產(chǎn)品的檢驗(yàn)/認(rèn)證階段，軟件使用條件僅有些許不同，主要是能自動(dòng)測(cè)量實(shí)際的塬型即可。但檢驗(yàn)/認(rèn)證階段所需的測(cè)量演算法，亦與EDA軟件工具所使用的演算法相同，這點(diǎn)則和設(shè)計(jì)/模擬階段類(lèi)似。

目前EDA軟件正在發(fā)展中的功能，就是要于EDA環(huán)境與測(cè)試軟件之間，提高軟件連結(jié)功能的層級(jí)。更進(jìn)一步解釋?zhuān)@種連結(jié)功能就是要讓現(xiàn)有的EDA軟件環(huán)境可驅(qū)動(dòng)測(cè)量軟件，并且測(cè)量自動(dòng)化環(huán)境可自動(dòng)連結(jié)EDA設(shè)計(jì)環(huán)境。

銜接設(shè)計(jì)與測(cè)試軟件環(huán)境的優(yōu)點(diǎn)之一，即于設(shè)計(jì)程序的初期，軟件即可提供更豐富的測(cè)量演算法。工程師不僅可于設(shè)計(jì)初期進(jìn)一步了解自己的設(shè)計(jì)，其模擬作業(yè)亦能整合檢驗(yàn)/認(rèn)證程序所取得的資料。第二項(xiàng)優(yōu)點(diǎn)，則是讓測(cè)試工程師在設(shè)計(jì)程序中，即可加速開(kāi)發(fā)有用的測(cè)試程序代碼，以利縮短復(fù)雜產(chǎn)品的上市時(shí)間。

透過(guò)EDA軟件進(jìn)行測(cè)量　產(chǎn)品設(shè)計(jì)周期大幅縮短

EDA與測(cè)試軟件連結(jié)而改善設(shè)計(jì)程序的方法，就是提供更豐富的測(cè)量功能?；旧?，EDA工具將透過(guò)行為模式(Behavioral Model)預(yù)測(cè)全新設(shè)計(jì)的行為。可惜的是，固定模式的設(shè)計(jì)均是透過(guò)測(cè)量準(zhǔn)則進(jìn)行檢驗(yàn)，與檢驗(yàn)最終產(chǎn)品所用的測(cè)量準(zhǔn)則大不相同，因此難以整合已模擬與已測(cè)量的資料。目前業(yè)界正朝向“從設(shè)計(jì)到測(cè)試共用單一工具鏈”的一條鞭方法，讓工程師可早將測(cè)量作業(yè)帶入設(shè)計(jì)流程。

明導(dǎo)國(guó)際(Mentor Graphics)副總裁兼系統(tǒng)層級(jí)工程部門(mén)經(jīng)理Serge Leef表示，在銜接EDA工具與測(cè)試軟件之后，工程師可于產(chǎn)品開(kāi)發(fā)期間同時(shí)設(shè)計(jì)測(cè)試工作臺(tái)，并于設(shè)計(jì)程序中早獲得測(cè)試報(bào)告。由于工程師能同時(shí)進(jìn)行開(kāi)發(fā)與測(cè)試結(jié)果，而不是像以前必須依序完成作業(yè)，因此能大幅縮短設(shè)計(jì)周期。

先以行動(dòng)電話的多重模式射頻(RF)功率放大器(PA)為例，此類(lèi)元件的傳統(tǒng)設(shè)計(jì)方式，即使用如AWR Microwave Office的RF EDA工具。透過(guò)EDA環(huán)境，工程師可透過(guò)模擬作業(yè)而取得RF特性參數(shù)，如效率、增益、1dB壓縮點(diǎn)(Compression Point)等，但最終產(chǎn)品所必須滿(mǎn)足的RF測(cè)量準(zhǔn)則，卻又是專(zhuān)為行動(dòng)電話標(biāo)準(zhǔn)(如全球行動(dòng)通訊系統(tǒng)/增強(qiáng)數(shù)據(jù)率演進(jìn)(GSM/EDGE)、寬頻分碼多工 (WCDMA)、長(zhǎng)程演進(jìn)計(jì)畫(huà)(LTE))所建立。

在此之前，因?yàn)闇y(cè)量復(fù)雜度的不同，往往須實(shí)際測(cè)量DUT，才能透過(guò)衡量標(biāo)準(zhǔn)(如LTE錯(cuò)誤向量幅度(EVM)與鄰近通道漏比(ACLR))的“標(biāo)準(zhǔn)規(guī)格”而取得測(cè)量資料。但現(xiàn)在由于EDA軟件與自動(dòng)化軟件可銜接，讓工程師可于模擬裝置上建構(gòu)EDA環(huán)境，進(jìn)而使用完整的測(cè)量演算法。也因?yàn)槿绱耍こ處熢谠O(shè)計(jì)初期即可找出復(fù)雜產(chǎn)品或系統(tǒng)相關(guān)的問(wèn)題，亦等于縮短設(shè)計(jì)時(shí)間。

行為模型助力　設(shè)計(jì)/測(cè)量同時(shí)進(jìn)行

在整合設(shè)計(jì)與測(cè)試實(shí)例的第二個(gè)趨勢(shì)，就是利用EDA所產(chǎn)生的行為模型，加速開(kāi)發(fā)產(chǎn)品檢驗(yàn)/認(rèn)證，并u作測(cè)試軟件。在此之前，讓產(chǎn)品設(shè)計(jì)程序效率低落的塬因之一，就是特定產(chǎn)品的測(cè)試程序代碼開(kāi)發(fā)緩慢，甚至要等到首次測(cè)試實(shí)體塬型之后。不論是特性描述或生產(chǎn)測(cè)試程序代碼，若要能加快開(kāi)發(fā)程序，最好透過(guò)軟件u作既定設(shè)計(jì)的塬型并直接做為DUT。透過(guò)此方式，工程師將可以于產(chǎn)品設(shè)計(jì)期間同時(shí)，開(kāi)發(fā)特性描述與生產(chǎn)測(cè)試軟件，進(jìn)而加速上市時(shí)間。

以美敦力(Medtronic)為例，該公司最近就針對(duì)心率調(diào)節(jié)器開(kāi)發(fā)而選用此設(shè)計(jì)方式。美敦力透過(guò)特殊設(shè)計(jì)的新軟件套件銜接EDA環(huán)境與測(cè)量軟件，連接軟件環(huán)境之后，工程師可于u作實(shí)際硬件之前就開(kāi)發(fā)出測(cè)試工作臺(tái)，而透過(guò)此設(shè)計(jì)方式而達(dá)到的平行機(jī)制，讓工程師能因此加速產(chǎn)品上市時(shí)間。

在提升工程設(shè)計(jì)完整度的過(guò)程中，整合“設(shè)計(jì)實(shí)例”與“測(cè)試實(shí)例”的重要度將越來(lái)越被突顯。由于EDA與測(cè)量軟件間越來(lái)越緊密，工程師將能于未來(lái)數(shù)年之內(nèi)更有效利用EDA軟件，以取得更完整的模擬作業(yè)，并讓EDA模擬功能強(qiáng)化檢驗(yàn)與生產(chǎn)測(cè)試的程序。

FPGA啟動(dòng)下世代測(cè)量?jī)x器革命

過(guò)去20多年來(lái)，“微處理器架構(gòu)、可由使用者設(shè)計(jì)程式的測(cè)量演算法”已成主流概念，讓測(cè)試系統(tǒng)可迅速接受不斷變動(dòng)的客u化測(cè)試需求。此方法亦即所謂的虛擬儀控，且供應(yīng)商亦繼續(xù)設(shè)法設(shè)計(jì)其他儀器優(yōu)勢(shì)--更高效能、提高客u化程度、更廣泛采用現(xiàn)成技術(shù)、降低測(cè)試系統(tǒng)成本等。

如果說(shuō)微處理器帶動(dòng)虛擬儀控的革命，那么現(xiàn)場(chǎng)可編程閘陣列(FPGA)就又啟動(dòng)了下個(gè)階段。FPGA用于儀器之中已有數(shù)年，舉例來(lái)說(shuō)，目前高頻寬示波器雖可L集大量資料，但使用者并無(wú)法迅速分析所有資料。這些裝置上的硬件定義演算法一般均建置于FPGA，以執(zhí)行資料分析與縮減(平均、觸發(fā)、波形數(shù)學(xué))、運(yùn)算統(tǒng)計(jì)(平均值、標(biāo)準(zhǔn)差、最大值、最小值)、處理資料以利顯示，最后為使用者呈現(xiàn)有意義的結(jié)果。這些功能雖然確有其價(jià)值，但卻無(wú)法突顯FPGA潛在功能，在大部分條件下，使用者并無(wú)法將客u化測(cè)量演算法部署至FPGA。

測(cè)量硬件上的開(kāi)放式FPGA，可為僅有處理器的系統(tǒng)提供多項(xiàng)優(yōu)勢(shì)?；贔PGA的強(qiáng)大運(yùn)算功能，將可達(dá)到更高的測(cè)試傳輸率與更廣的測(cè)試圍，進(jìn)而縮短測(cè)試時(shí)間并降低投資成本。微處理器所無(wú)法達(dá)到的測(cè)試作業(yè)，亦可透過(guò)FPGA的低延遲特性而建置。FPGA既有的平行機(jī)制，可達(dá)到真正的多執(zhí)行序測(cè)試，甚至超越多核心處理器。在即時(shí)測(cè)試的硬件排序與待測(cè)物控制程序中，F(xiàn)PGA更扮演關(guān)鍵角色。

由產(chǎn)業(yè)研究公司Frost Sullivan所發(fā)表的2011年模組化儀控市場(chǎng)研究指出，由Altera與賽靈思(Xilinx)等公司對(duì)FPGA功能的提升，將對(duì)測(cè)試與測(cè)量應(yīng)用影響深遠(yuǎn)，對(duì)需要高精確度與快速處理功能的客戶(hù)而言尤為如此，目前市場(chǎng)上有越來(lái)越多的開(kāi)放式FPGA產(chǎn)品。

雖然市面上已有許多硬件可供選擇，但大多數(shù)的測(cè)量演算法都是針對(duì)虛擬儀控的微處理器部分所開(kāi)發(fā)?；谫Y料形態(tài)、程式設(shè)計(jì)模型、特定硬件屬性(如時(shí)序限制) 等的不同，并無(wú)法簡(jiǎn)單移至FPGA繼續(xù)使用。廠商要開(kāi)發(fā)專(zhuān)業(yè)且穩(wěn)定的FPGA測(cè)量硅智財(cái)(IP)須具備專(zhuān)業(yè)知識(shí)并耗上大量時(shí)間，因此，目前儀控硬件中的大多數(shù)FPGA僅使用供應(yīng)商定義的固定演算法，無(wú)法由使用者自行設(shè)計(jì)程式。

2011年業(yè)界就已經(jīng)開(kāi)始討論異質(zhì)運(yùn)算(Heterogeneous Computing)，意即將演算法分配至多種運(yùn)算架構(gòu)(中央處理器(CPU)、圖形處理器(GPU)、FPGA、云端系統(tǒng))中，找出最佳的演算法建構(gòu)資源。除硬件架構(gòu)本身的強(qiáng)大功能考量之外，異質(zhì)運(yùn)算代表各種系統(tǒng)的程式設(shè)計(jì)難題，且測(cè)量演算法難以在系統(tǒng)之間“攜帶”，復(fù)雜度確實(shí)有所影響。

業(yè)界最近針對(duì)測(cè)試工程領(lǐng)導(dǎo)廠商的全球調(diào)查指出，約有54%受訪者認(rèn)為未來(lái)技術(shù)發(fā)展將可提升測(cè)試傳輸率并降低系統(tǒng)成本，進(jìn)而縮短開(kāi)發(fā)時(shí)間。為克服此難題，產(chǎn)業(yè)界正積極開(kāi)發(fā)相關(guān)工具，以期能跨硬件系統(tǒng)使用演算法，并且讓FPGA可普及于測(cè)試系統(tǒng)。

此種跨硬件的系統(tǒng)將可提供硬件描述語(yǔ)言(HDL)抽象化。HDL是以文字方式描述邏輯閘層(Gate)與訊號(hào)層(Signal-level)的行為，而 HDL抽象化(Abstraction)工具則透過(guò)圖形或簡(jiǎn)圖的呈現(xiàn)方式，擷取更高層級(jí)的設(shè)計(jì)(圖3)。與HDL相較，雖然這些工具確實(shí)降低FPGA技術(shù)的門(mén)檻，但仍無(wú)法完全省略某些FPGA設(shè)計(jì)的特定硬件屬性，如資源分配、數(shù)位訊號(hào)處理器(DSP)分割架構(gòu)、管線流通(Pipelining)、內(nèi)建記憶體(On-chip Memory)等。在這些情況下，仍須重新設(shè)計(jì)/檢驗(yàn)演算法才能銜接FPGA，也促成開(kāi)發(fā)工具的未來(lái)發(fā)展。

圖3 開(kāi)發(fā)軟件必須能跨執(zhí)行系統(tǒng)，而達(dá)到更高的硬件抽象化與靈活度，以達(dá)更高效能、更高成本效益，且更能迅速上市。

挾多重優(yōu)勢(shì)　開(kāi)放式FPGA普及于測(cè)量系統(tǒng)

高階合成(High-level Synthesis， HLS)工具可于較高階層擷取演算法，并為既有建置獨(dú)立分配其效能屬性，如延遲、時(shí)脈率、傳輸率、資源利用等。由于特殊建置并不屬于演算法定義，如此也降低演算法的可攜性。此外，開(kāi)發(fā)工程師在設(shè)計(jì)硬件特性(管線流通、資源仲裁等)時(shí)，并不須顧慮特定硬件。HLS的概念已存在超過(guò)20年，但市面上的工具是最近才漸趨成熟。這些工具確實(shí)提供相關(guān)優(yōu)勢(shì)，但僅針對(duì)FPGA或特定應(yīng)用積體電路(ASIC)，并未納入如GPU與微處理器的其他運(yùn)算平臺(tái)。為突破這些 HLS工具的限制，業(yè)界提供測(cè)試版軟件，整合既有的LabVIEW資料流程式圖與HLS優(yōu)點(diǎn)，以因應(yīng)FPGA設(shè)計(jì)作業(yè)。如此一來(lái)，建置FPGA亦可納入大量LabVIEW測(cè)量與控制演算法，而不受制于微處理器的執(zhí)行情況，亦不須針對(duì)FPGA部署作業(yè)而重新設(shè)計(jì)大量演算法。此軟件目前仍在測(cè)試中而無(wú)法普及，但最后的目標(biāo)結(jié)果可期。

創(chuàng)新開(kāi)發(fā)工具的最后一步，就是讓跨硬件系統(tǒng)整合運(yùn)算/設(shè)計(jì)的多種模型。這些運(yùn)算模型包含LabVIEW資料流程式圖、DSP簡(jiǎn)圖可用于RF與通訊應(yīng)用中的多重速率訊號(hào)處理、文字式數(shù)學(xué)可擷取類(lèi)教科書(shū)的方程式、狀態(tài)機(jī)器用于數(shù)位邏輯與協(xié)定等。

舉例來(lái)說(shuō)，如賽靈思Zynq可延伸處理平臺(tái)所建構(gòu)的系統(tǒng)單芯片(SoC)系統(tǒng)，未來(lái)將整合雙核心安謀國(guó)際(ARM)微處理器與FPGA。此芯片具備極高的異質(zhì)運(yùn)算潛力，但由于微處理器與FPGA分別需要不同的運(yùn)算語(yǔ)言/模型，所以程式設(shè)計(jì)作業(yè)的難度極高。在理想狀態(tài)下，工程師應(yīng)擁有多樣的運(yùn)算模型以支援所有系統(tǒng)，并以更有效的方式擷取演算法，最后部署至最佳執(zhí)行系統(tǒng)。根據(jù)業(yè)務(wù)需求的不同，這e的“最佳”可能代表最高效能、最高成本效益，或最短上市時(shí)間。若要讓工具搭配非特定硬件的運(yùn)算模型，仍有一段開(kāi)發(fā)的路要走，而且必須能滿(mǎn)足目前測(cè)試系統(tǒng)的開(kāi)發(fā)需求。

開(kāi)發(fā)軟件必須能跨執(zhí)行系統(tǒng)，而達(dá)到更高的硬件抽象化與靈活度，以達(dá)更高效能、更高成本效益，且更能迅速上市。

雖然非特定硬件的測(cè)量演算法與高階合成工具尚未晉升主流，但開(kāi)放式FPGA正逐漸普及于自動(dòng)化測(cè)試系統(tǒng)中。FPGA在測(cè)試作業(yè)中的優(yōu)勢(shì)，已值得許多廠商投入更多開(kāi)發(fā)資本，而且只要提升軟件工具，將連帶縮短開(kāi)發(fā)時(shí)間并降低復(fù)雜度，促成更多相關(guān)應(yīng)用。如同微處理器與相關(guān) 的軟件開(kāi)發(fā)環(huán)境/測(cè)量演算法，帶動(dòng)了虛擬儀控的革命，使用者可設(shè)計(jì)的FPGA亦將帶動(dòng)圖形化系統(tǒng)設(shè)計(jì)(GSD)的下一波革新，催生未來(lái)的測(cè)試系統(tǒng)。